萬兆以太網及SDH STM-64用CMOS并串轉換芯片設計.pdf_第1頁
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文檔簡介

1、本文給出了一個應用于萬兆以太網的10-Gb/s4:1并串轉換電路，考慮到芯片的通用性，該并串轉換芯片也支持SDHSTM-64的應用。 樹型結構的使用降低了大部分電路的工作速率，從而簡化了設計，也減小了芯片功耗。在2:1并串轉換單元中采用了改進的并行結構，利用一系列D-Latch(D鎖存器)調整進入數(shù)據(jù)選擇器的時鐘和數(shù)據(jù)間的相位關系，以提供更大的相位裕量，使電路可以更可靠地工作。在高速2-bit數(shù)據(jù)選擇器的設計中采用了并聯(lián)峰化技術

2、，以拓展其帶寬。 給出了并串轉換電路的系統(tǒng)設計方案、各模塊設計要點、模擬結果以及在芯片測試結果。芯片使用TSMC0.18-μmCMOS工藝實現(xiàn)。在1.8V供電電壓下，芯片輸出數(shù)據(jù)速率達到了10-Gb/s，芯片面積1.4×1mm2，功耗300mW，低于同類芯片功耗。 本課題得到了國家863計劃“10-Gb/s以太網物理層上下行接口處理芯片研究”和“10-40Gb/s光收發(fā)關鍵器件芯片技術研究”兩個項目的支持，其中萬兆以太網

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