晶體管級(jí)電路容錯(cuò)方法研究.pdf

1、在現(xiàn)代電路系統(tǒng)設(shè)計(jì)中，晶體管是電路中的關(guān)鍵元件。由于晶體管可以使用高度自動(dòng)化的過程進(jìn)行大規(guī)模生產(chǎn)，其成本相對(duì)較低，在當(dāng)今乃至以后其使用頻率將會(huì)提升。同時(shí)，由于電路系統(tǒng)工作環(huán)境的多樣性、可變性，電路系統(tǒng)的容錯(cuò)能力顯得尤為重要。因此現(xiàn)今在晶體管元件大范圍使用的環(huán)境下，對(duì)由晶體管構(gòu)建的電路模塊和電路系統(tǒng)的容錯(cuò)性研究具有十分重要的意義。
　　 美國NASA實(shí)驗(yàn)室的A.Stoica等人對(duì)晶體管陣列容錯(cuò)設(shè)計(jì)方法的研究取得了一些有價(jià)值的成果。

2、然而，1）實(shí)際電子系統(tǒng)中所包含的電路類型不止“與”門和高斯信號(hào)生成器;2）由于晶體管陣列的結(jié)構(gòu)相對(duì)固定，這一定程度上限制了電路結(jié)構(gòu)的多樣性。3）在實(shí)際環(huán)境中，溫度可能是不斷變化的，而且有些應(yīng)用環(huán)境下，溫度的變化有可能很劇烈。針對(duì)這三個(gè)問題，我們進(jìn)行了有針對(duì)性的研究工作，
　　 主要包括：
　　 (1)對(duì)晶體管陣列容錯(cuò)方法進(jìn)行了進(jìn)一步的研究，并針對(duì)“非”門進(jìn)行了容錯(cuò)性設(shè)計(jì)研究。首先，電路的演化設(shè)計(jì)具有自適應(yīng)，自組織，自修復(fù)

3、的特點(diǎn)，可以用來研究晶體管級(jí)電路的容錯(cuò)特性。其次，GA是一種有效的演化算法，由于其自上而上的搜索方式，整體的搜索策略，優(yōu)化計(jì)算時(shí)不依賴與梯度信息，因而適合解決一些傳統(tǒng)搜索方法難以解決的高難度復(fù)雜的非線性問題。基于GA的晶體管級(jí)電路的定結(jié)構(gòu)容錯(cuò)方法研究的實(shí)驗(yàn)數(shù)據(jù)說明了使用該容錯(cuò)方法的晶體管級(jí)電路具有良好的容錯(cuò)性能。
　　 (2)針對(duì)晶體管級(jí)電路的非定結(jié)構(gòu)容錯(cuò)方法研究。本論文采用了一個(gè)輸入，一個(gè)輸出的胚胎電路為實(shí)驗(yàn)平臺(tái)，遺傳算法為演

4、化算法。由于演化非定結(jié)構(gòu)電路時(shí)可以生成多個(gè)功能相同但結(jié)構(gòu)不同的電路個(gè)體，這些電路個(gè)體基于同一錯(cuò)誤條件而同時(shí)出錯(cuò)概率極低。因此，此異構(gòu)容錯(cuò)思想適于研究晶體管級(jí)電路非定結(jié)構(gòu)容錯(cuò)特性。基于GA的晶體管級(jí)電路的非定結(jié)構(gòu)容錯(cuò)方法研究的實(shí)驗(yàn)數(shù)據(jù)驗(yàn)證了采用該容錯(cuò)方法的非定結(jié)構(gòu)晶體管級(jí)電路具有良好的容錯(cuò)性能。
　　 (3)針對(duì)變溫環(huán)境下晶體管級(jí)電路的容錯(cuò)方法研究。本論文提出了一種容錯(cuò)算法思想，該算法用于在變溫環(huán)境下得到容錯(cuò)性能較好的個(gè)體。算法分