基于層次化存儲(chǔ)的高性能數(shù)據(jù)包緩存機(jī)制的研究與實(shí)現(xiàn).pdf

1、隨著網(wǎng)絡(luò)鏈路速率提升到OC－768(40Gbps)，網(wǎng)絡(luò)節(jié)點(diǎn)在提高數(shù)據(jù)處理能力的同時(shí)也必須提供QoS控制，以滿足各種應(yīng)用的要求。作為一個(gè)存儲(chǔ)－處理－轉(zhuǎn)發(fā)的網(wǎng)絡(luò)系統(tǒng)，網(wǎng)絡(luò)處理器必須首先將接收到的數(shù)據(jù)緩存，然后進(jìn)行協(xié)議處理并轉(zhuǎn)發(fā)。然而網(wǎng)絡(luò)中數(shù)據(jù)到達(dá)的速率有很大的波動(dòng)性，因此需要大容量、高帶寬并能夠快速訪存的緩沖存儲(chǔ)單元來吸收網(wǎng)絡(luò)中的數(shù)據(jù)波動(dòng)。
　　 基于目前存儲(chǔ)設(shè)備的發(fā)展現(xiàn)狀，這種性能要求很難由單一的存儲(chǔ)器提供。針對(duì)以上特點(diǎn)，結(jié)合X

2、DNP中特殊的層次化存儲(chǔ)體系，本文設(shè)計(jì)并實(shí)現(xiàn)了一種基于SRAM和DRAM存儲(chǔ)器共同構(gòu)成的數(shù)據(jù)包緩沖存儲(chǔ)單元。其中，DRAM提供大容量數(shù)據(jù)包存儲(chǔ)，而SRAM負(fù)責(zé)實(shí)現(xiàn)快速訪問，使該結(jié)構(gòu)以較低的成本實(shí)現(xiàn)高性能包緩存。
　　 數(shù)據(jù)包緩存的管理機(jī)制包括三個(gè)方面：數(shù)據(jù)包緩存地址管理、數(shù)據(jù)包隊(duì)列管理和發(fā)送隊(duì)列調(diào)度。這三種管理機(jī)制通過減少對(duì)DRAM存儲(chǔ)器的訪問來提升數(shù)據(jù)包緩存的效率，并保證各個(gè)發(fā)送隊(duì)列享有均等的數(shù)據(jù)帶寬。
　　 為了提高