高性能非Bi系疊層片式氧化鋅壓敏電阻器研究.pdf

1、該論文概述了ZnO壓敏電阻特別是疊層片式壓敏電阻(MultiLayer Varistors,簡稱MLV)在現(xiàn)代電子技術(shù)領(lǐng)域的發(fā)展現(xiàn)狀與廣闊市場前景,對MLV用的瓷料配方、電極漿料相容性及配套的制備工藝進行了系統(tǒng)的實驗研究,并對相關(guān)實驗現(xiàn)象和規(guī)律進行了理論探討.對瓷料而言,系統(tǒng)研究了非Bi系ZnO-玻璃料配方體系中PbO、B<,2>O<,3>、Co<,2>O<,3>、MnO<,2>、Cr<,2>O<,3>、Sb<,2>O<,3>等添加劑對

2、壓敏電阻電性能的影響規(guī)律,其中,PbO、B<,2>O<,3>在燒結(jié)過程中形成的玻璃相,可降低燒結(jié)溫度,促進晶粒均勻生長,抑制晶粒二次長大,Co<,2>O<,3>、MnO<,2>、Cr<,2>O<,3>做為非線性添加劑,適量添加可提高樣品的非線性,Sb<,2>O<,3>做為改性添加劑,在燒結(jié)過程形成的尖晶石相可細化晶粒,抑制晶粒二次生長,改善樣品的綜合電性能.確定了瓷料的配方體系為:0.98ZnO+αPbO+ββ B<,2>O<,3>+γ

3、 Sb<,2>O<,3>+χ(Co<,2>O<,3>·αMnO<,2>·bCr<,2>O<,3>)+y(TiO<,2>·ZrO<,2>)其中:0.01≤α≤0.10≤β≤0.04 0≤γ≤0.020≤χ≤0.04 0≤y≤0.0l0≤α≤10≤b≤1通過大量實驗和科學分析,得到了優(yōu)化的瓷料配方:0.98ZnO+0.05PbO+0.02B<,2>O<,3>+0.01Sb<,2>O<,3>+0.012(Co<,2>O<,3>·0.6MnO<

4、,2>·0.8Cr<,2>O<,3>)+0.005(TiO<,2>·ZrO<,2>)對于制備工藝而言,通過優(yōu)化燒結(jié)溫度、保溫時間和燒成氣氛,選用合適的粘合劑和銀端電極,制得了V<,1mA>=400V、α>50、I<,L><1μA以及燒結(jié)溫度低于1100℃的φ10mm×1mm的圓片式壓敏電阻.利用流延工藝,采用優(yōu)化了的瓷料配方,制作出光滑、致密、柔韌、平整且與Pd30/Ag70內(nèi)電極漿料相容的厚度在30~90μm的氧化鋅壓敏電阻膜材.利用