碼分多址系統(tǒng)并行干擾抵消檢測器的設計與實現(xiàn).pdf

1、在CDMA通信系統(tǒng)中，多址干擾成了影響通信系統(tǒng)性能和容量的關鍵因素，如何抑制或降低多址干擾的影響成為當前研究的熱點話題。多用戶檢測技術(shù)充分利用多址干擾的各種可知信息對待檢測用戶進行聯(lián)合檢測，從面收到較好的抑制和抵消多址干擾的效果，也在一定程度抑制了遠近效應，進一步發(fā)掘了CDMA通信系統(tǒng)的發(fā)展?jié)摿Α?br>　　 本文的研究重點是DS-CDMA系統(tǒng)中多用戶檢測器的FPGA實現(xiàn)。在前人研究的基礎上，首先，綜述了FPGA內(nèi)部結(jié)構(gòu)和開發(fā)設計流程

2、，結(jié)合實際設計例子講述了FPGA開發(fā)設計中的幾種數(shù)據(jù)流控制技術(shù)。而后，研究了應用Hebb學習規(guī)則的部分并行干擾抵消檢測器的原理和工作過程，從FPGA硬件設計角度出發(fā)對算法進行拆解和簡化。最后，完成了應用Hebb學習規(guī)則的部分并行干擾抵消檢測器的FPGA設計和實驗板級調(diào)試，驗證了設計的正確性。
　　 結(jié)合本文實現(xiàn)的檢測器自身特點，為了在硬件資源利用率和系統(tǒng)性能之間進行折衷，在FPGA設計和實現(xiàn)過程中做了如下改進：
　　 (

3、1)采用了多種數(shù)據(jù)流控制技術(shù)，如流水線技術(shù)、乒乓操作和串并轉(zhuǎn)換技術(shù)等，從硬件實際情況出發(fā)在速度和面積之間進行合理選擇，大大提高了系統(tǒng)處理數(shù)據(jù)的速度；
　　 (2)利用求補碼操作代替匹配濾波器中的乘法運算，克服了硬件乘法運算延時大和硬件消耗大的問題；
　　 (3)數(shù)據(jù)延時采用了分頻時鐘延時利延時線相結(jié)合的方法，大大節(jié)省了硬件數(shù)據(jù)延時所消耗的硬件存儲資源；
　　 (4)合理設置有效數(shù)據(jù)采集時刻來克服數(shù)據(jù)抖動現(xiàn)象；充分