高速串行接口測(cè)試解決方案.pdf

1、由于時(shí)序錯(cuò)位問(wèn)題的限制，平行數(shù)據(jù)傳送已經(jīng)難以滿足不斷成長(zhǎng)的數(shù)據(jù)傳送頻寬要求。因此，高速串行傳輸技術(shù)已逐漸取代并行傳輸方法而成為高速數(shù)據(jù)傳輸主流。然而受限于測(cè)試時(shí)間與自動(dòng)測(cè)試設(shè)備的價(jià)格，高速串行接口的生產(chǎn)測(cè)試在量測(cè)時(shí)間或準(zhǔn)確度都面對(duì)更多的問(wèn)題。 本文結(jié)合自動(dòng)測(cè)試設(shè)備(ATE)與內(nèi)建自測(cè)試(BIST)優(yōu)勢(shì)，即內(nèi)建自測(cè)試的經(jīng)濟(jì)高效性和基于ATE的信號(hào)完整性測(cè)量。對(duì)高速串行接口的測(cè)試方法進(jìn)行研究。為提高故障覆蓋率，就減少測(cè)試時(shí)間，降低測(cè)

2、試費(fèi)用，重點(diǎn)研究了一下內(nèi)容： 第一，理論基礎(chǔ)方面，在了解和掌握了高速串行硬盤(pán)接口(SATA)的原理與系統(tǒng)架構(gòu)的基礎(chǔ)上，對(duì)高速串行硬盤(pán)接口進(jìn)行信號(hào)規(guī)則分析，特別是高速差分信號(hào)和8b/10b數(shù)據(jù)編碼的內(nèi)涵，建立高速串行數(shù)據(jù)信號(hào)測(cè)試方法的基本框架。 第二，高速串行接口的制造測(cè)試，了解和掌握基于DSP模擬和混合信號(hào)測(cè)試方法，知道了基于自動(dòng)測(cè)試設(shè)備(ATE)測(cè)試高速串行接口芯片的優(yōu)缺點(diǎn)，建立了基于自動(dòng)測(cè)試設(shè)備(ATE)的信號(hào)完整性

3、測(cè)試：包括抖動(dòng)測(cè)試，眼圖測(cè)試，波形測(cè)試，誤碼測(cè)試。并已運(yùn)用到量產(chǎn)測(cè)試中。 第三，高速串行接口的可測(cè)性設(shè)計(jì)，在了解和掌握了可測(cè)性設(shè)計(jì)的觀念和內(nèi)建自測(cè)試方法的基礎(chǔ)上，知道了基于內(nèi)建自測(cè)試(BIST)的優(yōu)缺點(diǎn)，對(duì)SATA內(nèi)建自測(cè)試的各種測(cè)試信號(hào)及其原理作了詳細(xì)介紹；然后提出了誤碼率測(cè)試系統(tǒng)的結(jié)構(gòu)，并詳細(xì)介紹了誤碼率測(cè)試系統(tǒng)的工作原理；最后對(duì)誤碼率測(cè)試系統(tǒng)作了電路設(shè)計(jì)。并已運(yùn)用到量產(chǎn)測(cè)試中，這樣可以節(jié)省很高的測(cè)試成本。 最后本文