面向可重構(gòu)陣列結(jié)構(gòu)的任務(wù)調(diào)度算法研究.pdf

1、可重構(gòu)陣列系統(tǒng)既具有ASIC的高性能、高速度,又具有微處理器的高度通用性和強(qiáng)大的可編程功能,從而恰好彌補(bǔ)了兩者各自的缺陷。但是,制約可重構(gòu)計(jì)算廣泛應(yīng)用的一個(gè)重要因素是通用處理器和可重構(gòu)陣列之間的配置傳輸時(shí)間,數(shù)據(jù)傳輸時(shí)間仍然太長(zhǎng),造成整個(gè)可重構(gòu)系統(tǒng)性能下降,如何通過(guò)任務(wù)調(diào)度提高性能已經(jīng)成為可重構(gòu)系統(tǒng)的重要研究課題。本文首先提出了一種面向具有多個(gè)獨(dú)立可重構(gòu)運(yùn)算陣列的可重構(gòu)系統(tǒng)的動(dòng)態(tài)表調(diào)度算法進(jìn)行任務(wù)調(diào)度,該表調(diào)度算法采用了能夠利用任務(wù)之間

2、并行性的節(jié)點(diǎn)優(yōu)先級(jí)算法:利用某個(gè)可重構(gòu)運(yùn)算陣列的計(jì)算時(shí)間覆蓋其他可重構(gòu)運(yùn)算陣列的配置傳輸時(shí)間和數(shù)據(jù)傳輸時(shí)間。為了驗(yàn)證可重構(gòu)系統(tǒng)在該任務(wù)調(diào)度算法下性能上的提高,本文搭建了完整具有通用處理器,存儲(chǔ)器,總線和可重構(gòu)運(yùn)算陣列的可重構(gòu)系統(tǒng),并且基于原有研究開發(fā)了改進(jìn)版的編譯器。使用編譯器對(duì)C程序進(jìn)行編譯,然后在SOCdesigner平臺(tái)上與本文所搭建的可重構(gòu)陣列系統(tǒng)進(jìn)行了軟硬件協(xié)同仿真,對(duì)于IDCT,FFT,4?4矩陣乘法,由于計(jì)算時(shí)間覆蓋了部分