面向圖像處理的可重構(gòu)計(jì)算系統(tǒng)結(jié)構(gòu).pdf

1、近年來，基于FPGA的可重構(gòu)處理器在加速圖像處理應(yīng)用方面顯得越來越重要，主要原因在于其同時(shí)綜合了ASIC和通用處理器的優(yōu)點(diǎn)。然而，當(dāng)前的體系結(jié)構(gòu)并沒有完全結(jié)合程序的特征，處理單元和結(jié)構(gòu)較為復(fù)雜。針對(duì)圖像處理算法的特點(diǎn)，本文試圖研究一種有著簡單的處理單元和結(jié)構(gòu)并能通過重構(gòu)機(jī)制達(dá)到結(jié)構(gòu)與運(yùn)算的最優(yōu)結(jié)合的粗粒度可重構(gòu)體系結(jié)構(gòu)。 基于圖像處理算法的特點(diǎn)，文中介紹了一種粗粒度LEAP(Loop Engineon Array Process

2、or)體系結(jié)構(gòu)，這種結(jié)構(gòu)基于循環(huán)流水化的執(zhí)行方式，其本質(zhì)上是一個(gè)加速核心循環(huán)執(zhí)行的數(shù)據(jù)驅(qū)動(dòng)的體系結(jié)構(gòu)，擁有可重構(gòu)處理單元陣列(cPE)和可重構(gòu)局部數(shù)據(jù)存儲(chǔ)器(mPE)。這個(gè)結(jié)構(gòu)的目標(biāo)是把高級(jí)語言程序直接映射到處理單元陣列上，通過操作在陣列結(jié)構(gòu)上的分布，處理單元陣列能夠有效且自動(dòng)地完成循環(huán)的計(jì)算任務(wù)，它提供了循環(huán)自動(dòng)流水化的執(zhí)行機(jī)制，最大地開發(fā)程序的并行性。 為了說明LEAP體系結(jié)構(gòu)在圖像處理算法硬化上的有效性和優(yōu)越性，本文選取了

3、三個(gè)圖像處理算法進(jìn)行驗(yàn)證，分別是中值濾波算法、Sobel邊緣檢測(cè)算法和矩陣乘算法。將三個(gè)圖像處理算法在LEAP結(jié)構(gòu)上分別做了映射并進(jìn)行了性能分析和比較。根據(jù)LEAP結(jié)構(gòu)的特點(diǎn)，對(duì)中值濾波算法進(jìn)行了改進(jìn)，并對(duì)矩陣乘算法的硬件結(jié)構(gòu)進(jìn)行了優(yōu)化。 整個(gè)設(shè)計(jì)使用Verilog HDL硬件開發(fā)語言，在ISE 8.2和ModelSim等仿真軟件環(huán)境下開發(fā)的，通過EDK進(jìn)行硬件平臺(tái)的搭建，在Xilinx FPGA Vinex-Ⅱ Pro硬件平臺(tái)