高速(200MSPS-300MSPS)數(shù)據(jù)采集卡的研究.pdf

1、現(xiàn)代工業(yè)生產(chǎn)和科學(xué)研究對(duì)數(shù)據(jù)采集的要求日益提高，在雷達(dá)、聲納、軟件無(wú)線電和瞬態(tài)信號(hào)測(cè)量等一些高速、高精度的測(cè)量中，需要進(jìn)行高速數(shù)據(jù)采集。高速數(shù)據(jù)采集對(duì)信號(hào)完整性、噪聲干擾、高速布線及數(shù)據(jù)處理和高速實(shí)時(shí)存儲(chǔ)要求極高，而其應(yīng)用環(huán)境又往往非常復(fù)雜，所以在目前的實(shí)際應(yīng)用中，很難實(shí)現(xiàn)一種既能進(jìn)行長(zhǎng)時(shí)間高速數(shù)據(jù)采集、又能進(jìn)行大容量存儲(chǔ)的數(shù)據(jù)采集系統(tǒng)。 在此背景下，本文提出了一種高速數(shù)據(jù)采集及存儲(chǔ)的解決方案，具體研究?jī)?nèi)容如下： 1.系

2、統(tǒng)研究了高速AD 采集電路的工作機(jī)理，對(duì)模擬輸入電路、模數(shù)轉(zhuǎn)換電路和數(shù)字輸出電路進(jìn)行硬件設(shè)計(jì)，并通過(guò)電路搭建組成高速AD 采集電路；研究了高速電路中產(chǎn)生干擾的因素，并通過(guò)使用去耦電容、匹配電阻等器件提高了數(shù)據(jù)采集系統(tǒng)的抗干擾性能。最終使數(shù)據(jù)采集系統(tǒng)的采樣速率達(dá)到210MSPS，有效位達(dá)到8.3b。 2. 通過(guò)對(duì)傳統(tǒng)數(shù)據(jù)存儲(chǔ)方式的研究，提出采用高速FPGA 加嵌入式微處理器作為中央處理器來(lái)進(jìn)行高速數(shù)據(jù)傳輸和磁盤(pán)陣列數(shù)據(jù)存儲(chǔ)的方案。

3、利用FPGA 完成對(duì)數(shù)據(jù)的讀取、分發(fā)和存儲(chǔ)，并利用嵌入式微處理器控制數(shù)據(jù)傳輸?shù)膯?dòng)和停止，可以有效提高數(shù)據(jù)采集系統(tǒng)的存儲(chǔ)性能，使數(shù)據(jù)采集系統(tǒng)的平均存儲(chǔ)速率提高到200MB/s 以上。 3. 通過(guò)分析印制電路板產(chǎn)生噪聲的原因，對(duì)電源層進(jìn)行內(nèi)電層分割設(shè)計(jì)和對(duì)模擬和數(shù)字地線進(jìn)行單點(diǎn)磁珠連接設(shè)計(jì)，抑制了不同電源之間產(chǎn)生的電磁干擾和模擬地與數(shù)字地之間產(chǎn)生的串?dāng)_，提高了印制電路板的抗干擾性能。通過(guò)構(gòu)建傳輸線串?dāng)_模型，研究了傳輸線串?dāng)_產(chǎn)生的根