運(yùn)動(dòng)估計(jì)中脈動(dòng)陣列的低功耗IC設(shè)計(jì).pdf

1、運(yùn)動(dòng)估計(jì)是視頻編碼器的重要組成部分,脈動(dòng)陣列因其結(jié)構(gòu)規(guī)則，容易實(shí)現(xiàn)而成為運(yùn)動(dòng)估計(jì)中計(jì)算模塊的首選,其性能的好壞直接決定了視頻圖像的壓縮質(zhì)量，同時(shí)也決定了整個(gè)系統(tǒng)芯片的處理速度、功耗。本課題研究的目的是通過(guò)分析脈動(dòng)陣列中功耗產(chǎn)生的原因，找出相應(yīng)的降低功耗的策略，并依此進(jìn)行運(yùn)動(dòng)估計(jì)中脈動(dòng)陣列的低功耗VLSI設(shè)計(jì)。本課題是哈爾濱工業(yè)大學(xué)深圳研究生院片上網(wǎng)絡(luò)中心H.264視頻編碼技術(shù)研究中的一個(gè)重要組成部分。本文的研究?jī)?nèi)容主要包括以下幾個(gè)方面：

2、
　　(1)算法到脈動(dòng)陣列的映射理論：可得到水平方向可進(jìn)行流水處理，各行并行處理的規(guī)則的脈動(dòng)陣列結(jié)構(gòu)；
　　(2)闡述了本文在脈動(dòng)陣列設(shè)計(jì)中用到的低功耗策略，即通過(guò)插入終止寄存器鏈來(lái)終止處理單元(ProcessorElement,PE)的無(wú)效操作，同時(shí)選擇可綜合風(fēng)格的使用較少硬件的Verilog語(yǔ)句進(jìn)行設(shè)計(jì)；
　　(3)結(jié)合提出的低功耗策略完成了運(yùn)動(dòng)估計(jì)中脈動(dòng)陣列(8×8大小)的設(shè)計(jì)：陣列含有3種PE單元，在陣列左方和

3、下方插入了終止寄存器鏈。利用Cadence公司的Verilog－XL仿真器對(duì)其進(jìn)行了功能仿真，調(diào)用TSMC0.18μm工藝庫(kù)，利用SynopsysDesignCompiler綜合工具進(jìn)行了綜合，綜合頻率可達(dá)100MHz；
　　(4)設(shè)計(jì)了兩種典型的脈動(dòng)陣列結(jié)構(gòu)：它們都采用了延遲寄存器組來(lái)實(shí)現(xiàn)搜索區(qū)數(shù)據(jù)串行輸入并行輸出，I型結(jié)構(gòu)是只有一種PE單元的8×8陣列，II型結(jié)構(gòu)是對(duì)I型結(jié)構(gòu)的改進(jìn)，它消除了搜索區(qū)數(shù)據(jù)流入陣列時(shí)的行間延遲，減少