用于物理綜合的布線估計(jì)算法.pdf

1、邏輯綜合是現(xiàn)代數(shù)字芯片設(shè)計(jì)的里程碑，綜合工具將電路設(shè)計(jì)從原理圖設(shè)計(jì)方法帶到了邏輯描述級別。有兩個(gè)關(guān)鍵因素使邏輯綜合工具獲得了成功。首先，邏輯綜合工具內(nèi)建有嵌入式、增量、靜態(tài)時(shí)序分析引擎。第二個(gè)關(guān)鍵因素是時(shí)序驅(qū)動的綜合引擎，主要包括工藝獨(dú)立階段的時(shí)序驅(qū)動結(jié)構(gòu)選擇和工藝映射后的網(wǎng)表操作例如緩沖器插入、邏輯單元大小選擇等。良好的時(shí)序分析需要從精確的時(shí)間模型和寄生參數(shù)模型中獲得精確的結(jié)果?；诓檎冶淼木€載模型可以計(jì)算出邏輯單元的延時(shí)，而且可以根

2、據(jù)輸入斜坡函數(shù)和輸出電容計(jì)算輸出斜坡函數(shù)。根據(jù)負(fù)載的大小可以從線載模型的查找表中得到連線延時(shí)。在0.25μm以上的CMOS工藝中，連線延時(shí)在整個(gè)延時(shí)中占的比例較小，能夠通過線載模型較好的估計(jì)信號的邏輯門延時(shí)和連線延時(shí)，從而建立整個(gè)設(shè)計(jì)的完整和準(zhǔn)確的時(shí)間模型。由于單元延時(shí)占主導(dǎo)，根據(jù)線載模型可以較為精確的估計(jì)路徑延時(shí)，從而能夠在設(shè)計(jì)空間內(nèi)搜索最優(yōu)化的電路. 在深亞微米特別是特征尺寸小于0.13μm以后，原來可以忽略的二級效應(yīng)不得不

3、在設(shè)計(jì)中處理。如在0.25μm以下芯片中互連延時(shí)就已經(jīng)超過了單元延時(shí)而占據(jù)主導(dǎo)地位。并且同層或者不同層金屬之間的耦合電容和電感也影響到信號的傳輸延時(shí)。用于傳統(tǒng)綜合工具中的線載模型已經(jīng)無法估計(jì)設(shè)計(jì)中各條路徑的延時(shí)。邏輯綜合工具取得成功依賴于內(nèi)嵌的靜態(tài)時(shí)序分析引擎和精確的時(shí)序模型，可以在綜合的過程中，根據(jù)時(shí)序約束自動的選擇不同的實(shí)現(xiàn)結(jié)構(gòu)、電路形式、進(jìn)行邏輯復(fù)制或者邏輯復(fù)用等選擇。當(dāng)連線延時(shí)已經(jīng)超過了單元延時(shí)，綜合工具就無法在綜合過程中準(zhǔn)確的

4、估計(jì)延時(shí)，做出合適的判斷了。 目前的迭代式方法將綜合后的設(shè)計(jì)進(jìn)行初步的布局，根據(jù)布局信息計(jì)算延時(shí)，然后用于指導(dǎo)綜合工具進(jìn)行綜合修正。還有一部分廠商致力于提供統(tǒng)一的工藝信息數(shù)據(jù)庫，使綜合工具和布局布線工具使用相同的模型數(shù)據(jù)庫，根據(jù)各個(gè)階段提供的信息實(shí)時(shí)更新模型。更進(jìn)一步，部分公司和研究機(jī)構(gòu)將布局工具和綜合工具集成在一起，綜合后自動調(diào)用布局工具計(jì)算單元位置和延時(shí)信息，避免了大量數(shù)據(jù)通過文件傳遞造成的效率低下。雖然上述方法取得了一定效

5、果，但是沒有從根本上解決綜合時(shí)無法準(zhǔn)確知道延時(shí)信息的問題。綜合工具得到的都是上一次綜合后的設(shè)計(jì)經(jīng)過布局布線后的延時(shí)信息，這時(shí)綜合工具可以判斷其是否達(dá)到要求。但是由于連線的面積和延時(shí)都占據(jù)主導(dǎo)地位，因此電路的不同部分的實(shí)現(xiàn)選擇之間相互影響，只要對某部分的電路進(jìn)行了調(diào)整，就不能置信于上一次的布局布線后提取的延時(shí)信息了，要取得準(zhǔn)確的延時(shí)信息就必須重新進(jìn)行布局布線。這樣的迭代式實(shí)現(xiàn)方式十分不利于實(shí)現(xiàn)電路的優(yōu)化和選擇。后端物理設(shè)計(jì)工具不能夠理解設(shè)

6、計(jì)意圖，因此不具備完整的電路結(jié)構(gòu)優(yōu)化的能力。因此電路的性能在物理設(shè)計(jì)階段不可能有很大提高。 綜合過程必須要從以標(biāo)準(zhǔn)單元為中心的方法，轉(zhuǎn)變到以連線為中心的方法上來，不同標(biāo)準(zhǔn)單元的選擇，只是為了實(shí)現(xiàn)不同的布線結(jié)構(gòu)。根據(jù)深亞微米設(shè)計(jì)的特點(diǎn)，采用在綜合時(shí)實(shí)時(shí)估計(jì)單元布局布線的方法來指導(dǎo)綜合的過程，這種估計(jì)方法是根據(jù)布線在網(wǎng)格內(nèi)的集合效應(yīng)估計(jì)需要的布線資源的，因此稱為基于網(wǎng)格的布線估計(jì)算法（Grid Based Wire Estimate

7、, GBWE）。由于采用了快速的估計(jì)算法，這種伴隨式的布局布線不拘泥于現(xiàn)有的布線算法，只是用于估計(jì)布線資源的利用率和連線延時(shí)，既與標(biāo)準(zhǔn)的布局布線工具保持了結(jié)果的相似性，又能快速的得到估計(jì)結(jié)果。因?yàn)槟軌驅(qū)崟r(shí)的得到準(zhǔn)確的延時(shí)估計(jì)，綜合工具就能及時(shí)的根據(jù)估計(jì)結(jié)果合理的選擇電路結(jié)構(gòu)、進(jìn)行各種優(yōu)化工作。本文提出的基于網(wǎng)格的布線估計(jì)算法，其擁塞系數(shù)是在專門的伴隨布局過程得的.通過局部化的單元布局過程和受控制的擁塞傳播算法，就可以得到穩(wěn)定精確的擁塞系

8、數(shù)。由于基于網(wǎng)格的布局算法綜合了各種布局算法的特點(diǎn)，并且抑制了某些不確定因素的影響，因此得到的擁塞系數(shù)并不像通過普通的布局布線過程得到的擁塞系數(shù)一樣容易受到特定布局結(jié)果的影響。這些擁塞系數(shù)可以較好的表示模塊的布線能力。根據(jù)統(tǒng)計(jì)結(jié)果，可以得到特定工藝的擁塞程度和布線長度與單元距離之間的統(tǒng)計(jì)模型。根據(jù)這些模型，通過靜態(tài)時(shí)序分析工具可以估計(jì)每一條路徑上的延時(shí)，然后用得到的結(jié)果繼續(xù)指導(dǎo)邏輯優(yōu)化過程。本文詳細(xì)分析了GBWE算法及其在綜合過程中的應(yīng)