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文檔簡介
1、隨著工藝尺寸的不斷下降以及工作頻率要求的顯著提高，專用集成電路(ASIC)和系統(tǒng)芯片(SoC)設(shè)計者遇到的最大的挑戰(zhàn)已成為確保信號的完整性。隨著IC的高速化、高集成化、高密度化和高性能化，芯片內(nèi)互連線之間的串擾已經(jīng)成為影響芯片性能的重要因素之一。 在本文中，首先對集成電路信號完整性問題中主要存在的串擾問題進行了原理分析，這包括產(chǎn)生串擾的原因，串擾的影響、分類以及對串擾的模型進行建模和估算；然后對VLSI物理設(shè)計中避免串擾的相關(guān)流
2、程和算法進行研究和分析，探討了對可能導(dǎo)致串擾的流程的改進方法；接著對目前各種布線器算法進行了仔細的分析和研究，并提出一種基于排序的通道布線避免串擾算法；下面以一個寬帶無線局域網(wǎng)(WLAN)通信SoC芯片的后端設(shè)計為例，對時序驅(qū)動物理設(shè)計的主要流程和優(yōu)化方法等作了較為詳盡的分析和研究，其中著重對芯片的串擾噪聲進行了優(yōu)化和修復(fù)，討論了串擾分析過程中的主要問題及應(yīng)對策略，最后還應(yīng)用相關(guān)的EDA工具對串擾問題進行仿真、分析和優(yōu)化，并對各種工具中
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