基于電力網(wǎng)數(shù)據(jù)傳輸芯片的時(shí)鐘樹(shù)綜合技術(shù)研究.pdf

1、隨著半導(dǎo)體器件尺寸減小到深亞微米，高性能的時(shí)鐘樹(shù)設(shè)計(jì)成為ASIC芯片物理設(shè)計(jì)的重要環(huán)節(jié)和決定電路性能的關(guān)鍵因素。ASIC設(shè)計(jì)電路中，數(shù)據(jù)傳輸是由時(shí)鐘信號(hào)來(lái)進(jìn)行同步控制的，時(shí)鐘頻率決定了數(shù)據(jù)處理和數(shù)據(jù)傳輸?shù)乃俣?，所以在同步?shù)字系統(tǒng)中時(shí)鐘信號(hào)的特性及其分配網(wǎng)絡(luò)更被人們所關(guān)注。芯片特征尺寸的縮小、設(shè)計(jì)復(fù)雜性的提高、時(shí)鐘速度的增快、電源電壓的降低、布線層數(shù)的增加等，使得深亞微米下的大規(guī)模集成電路的設(shè)計(jì)復(fù)雜度越來(lái)越高，由此引出一系列新的設(shè)計(jì)挑戰(zhàn)。

2、在芯片物理設(shè)計(jì)過(guò)程中，時(shí)鐘樹(shù)綜合對(duì)于保證數(shù)字集成電路的時(shí)序收斂是非常重要的。而在同步時(shí)序電路中，時(shí)鐘信號(hào)通常是整個(gè)芯片中扇出數(shù)最大、距離延遲最大，速度運(yùn)行最高的信號(hào)。所以時(shí)鐘樹(shù)設(shè)計(jì)和綜合必須保證在最差的時(shí)序條件下，關(guān)鍵路徑上的時(shí)序能夠滿足系統(tǒng)的要求，否則就會(huì)造成系統(tǒng)時(shí)序不收斂，將錯(cuò)誤的數(shù)據(jù)信號(hào)鎖存到寄存器中，導(dǎo)致芯片工作不正常，設(shè)計(jì)失敗。正確高效的時(shí)鐘網(wǎng)絡(luò)既可以避免在同步電路中出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)及邏輯錯(cuò)誤，又能夠提高芯片性能和降低芯片的功耗。

3、 本文基于電力網(wǎng)數(shù)據(jù)傳輸芯片的設(shè)計(jì)，主要研究在芯片的物理設(shè)計(jì)工程中設(shè)計(jì)實(shí)現(xiàn)時(shí)鐘樹(shù)技術(shù)，包括時(shí)鐘規(guī)劃和預(yù)備工作、時(shí)鐘樹(shù)綜合策略以及布線前后的時(shí)鐘樹(shù)優(yōu)化等。最后結(jié)合該項(xiàng)目給出時(shí)鐘樹(shù)設(shè)計(jì)的參考流程，分析其中的設(shè)計(jì)步驟，結(jié)合具體的時(shí)鐘結(jié)構(gòu)使時(shí)鐘網(wǎng)絡(luò)的時(shí)鐘偏差和插入延時(shí)滿足設(shè)計(jì)的要求。芯片中采用的配置文件、割裂時(shí)鐘網(wǎng)絡(luò)和不同工作模式的分析等方法使電力網(wǎng)數(shù)據(jù)傳輸芯片的時(shí)序迅速收斂，完全符合設(shè)計(jì)要求，并順利流片。其中配置文件和割裂時(shí)鐘網(wǎng)絡(luò)的方