基于8051單片機IP軟核的優(yōu)化設(shè)計及應(yīng)用研究.pdf

1、本文通過IP核復(fù)用技術(shù)和外圍電路的VHDL設(shè)計，采用高層綜合的方法設(shè)計出與：MCS-8051系列微處理器指令集完全兼容的8位嵌入式微處理器軟核，并經(jīng)過FPGA硬件實驗驗證獲得了滿意的效果。 為了保證IP軟核可靠地應(yīng)用于8位單片機嵌入式系統(tǒng)，需要對軟核本身作全面的功能驗證和時序驗證，本文在對Intel MCS-8051 MCU系統(tǒng)功能特點和技術(shù)參數(shù)進(jìn)行深入分析的基礎(chǔ)上，采用自頂向下層次化的分析方法，在QuartusⅡ5.0平臺上對

2、IP)軟核每個功能模塊進(jìn)行了功能驗證，對所有的111條指令進(jìn)行了仿真分析。 通過對軟核綜合結(jié)果和時序仿真結(jié)果的分析提出了軟核的優(yōu)化設(shè)計方案。軟核優(yōu)化的目標(biāo)是使芯片的面積最小、運算速度最快。為使綜合的芯片面積最小，本設(shè)計中采用條件編譯的方式未綜合8位硬件乘法、除法、DA類指令。片上存儲器根據(jù)目標(biāo)FPGA芯片上存儲資源的規(guī)模作了例化，修改了相應(yīng)的存儲器地址總線寬度和存儲器模塊的接口。在速度上借用流水線的概念優(yōu)化了軟核算術(shù)邏輯類、數(shù)據(jù)

3、傳送類，位操作類指令的時序，縮短了指令的執(zhí)行周期。通過在仿真分析軟件ModelsimSE6.0上的功能和時序驗證，證明了優(yōu)化方案的正確性和可行性。 最后，把優(yōu)化后的IP核下載到目標(biāo)FPGA(CyclonelI EP2C8Q208C8)實驗板中進(jìn)行物理驗證。通過一個LED燈閃爍實驗和一個步進(jìn)電機驅(qū)動實驗．，對比優(yōu)化前后IP核的程序執(zhí)行效率和示波器上的測試波形，證明軟核達(dá)到了預(yù)期的優(yōu)化效果。 仿真研究和硬件實驗表明，本論文優(yōu)