基于事件的Verilog結(jié)構(gòu)化操作語(yǔ)義.pdf

1、隨著數(shù)字通信和自動(dòng)化控制等領(lǐng)域的高速發(fā)展和世界范圍的高技術(shù)競(jìng)爭(zhēng)加劇，人們對(duì)數(shù)字系統(tǒng)提出了越來(lái)越高的要求。而就目前來(lái)說(shuō)，數(shù)字電路設(shè)計(jì)能力遠(yuǎn)遠(yuǎn)落后于制造技術(shù)的進(jìn)步。當(dāng)前在數(shù)字邏輯設(shè)計(jì)領(lǐng)域內(nèi)，硬件設(shè)計(jì)通常都是使用硬件描述語(yǔ)言來(lái)描述不同抽象級(jí)別的設(shè)計(jì)。為了確保開發(fā)的正確性，對(duì)硬件描述語(yǔ)言準(zhǔn)確的理解是十分必要的。 Verilog是目前工業(yè)界廣泛使用的一種硬件描述語(yǔ)言，它可以在行為和結(jié)構(gòu)上對(duì)硬件進(jìn)行設(shè)計(jì)和描述，但是它的形式化語(yǔ)義研究還不夠充

2、分，并且IEEE標(biāo)準(zhǔn)也是采用非形式化的描述方法，這就會(huì)帶來(lái)諸如在不同版本的實(shí)現(xiàn)上運(yùn)行結(jié)果不同，設(shè)計(jì)人員對(duì)程序的理解產(chǎn)生偏差等問(wèn)題。顯然目前需要給Verilog一種形式化的邏輯語(yǔ)義，以此來(lái)證明程序間(描述和執(zhí)行結(jié)果)的等價(jià)性。從而提高所開發(fā)系統(tǒng)的正確性和可靠性。 形式語(yǔ)義學(xué)是軟件工程學(xué)的基礎(chǔ)理論之一，語(yǔ)言的形式語(yǔ)法和形式語(yǔ)義已成為程序設(shè)計(jì)語(yǔ)言的必要組成部分。操作語(yǔ)義學(xué)是形式語(yǔ)義學(xué)的一個(gè)分類，它通過(guò)語(yǔ)言的實(shí)現(xiàn)方式定義語(yǔ)言的語(yǔ)義。本文