基于有理數(shù)分頻頻率合成器的CPLD設(shè)計(jì)方法.pdf

1、頻率合成器被喻為眾多電子系統(tǒng)的“心臟”。使用頻率合成器可以產(chǎn)生電子頻譜。在許多先進(jìn)的電子系統(tǒng)中，都需要有高精度、高穩(wěn)定度的頻率源。所以頻率合成技術(shù)十分重要。本論文主要從研究和應(yīng)用的角度出發(fā)，對(duì)課題進(jìn)行深入分析論證，并基于頻率合成技術(shù)，設(shè)計(jì)一種通用的可預(yù)置數(shù)的有理數(shù)分頻器。有理數(shù)分頻器主要包括鍵盤輸入、液晶顯示、控制電路和信號(hào)處理電路。其中信號(hào)處理過(guò)程是整個(gè)系統(tǒng)設(shè)計(jì)和原理分析的核心。要想實(shí)現(xiàn)一次分頻工作過(guò)程，只要通過(guò)鍵盤輸入設(shè)定值和控制信

2、號(hào)，就可以通過(guò)一系列信號(hào)處理過(guò)程，最終得到分頻的結(jié)果和設(shè)計(jì)電路。設(shè)計(jì)的關(guān)鍵是分頻處理的算法問題，算法優(yōu)劣將直接關(guān)系到分頻器設(shè)計(jì)的性能。 論文首先介紹了頻率合成和分頻技術(shù)的基本概念、技術(shù)原理和工作應(yīng)用。然后又論述了分頻電路的設(shè)計(jì)和分頻算法的設(shè)計(jì)。 設(shè)計(jì)采用VHDL硬件描述語(yǔ)言，利用VHDL直接實(shí)現(xiàn)分頻算法和硬件電路設(shè)計(jì)。我們采用自項(xiàng)向下的設(shè)計(jì)方法，程序設(shè)計(jì)經(jīng)過(guò)綜合以后再通過(guò)RTL級(jí)仿真，最后得到該算法實(shí)現(xiàn)的電路。該電路的核

3、心器件是累加器，累加器由寄存器和加法器構(gòu)成。為了應(yīng)用方便能夠?qū)崿F(xiàn)分頻器的人機(jī)互動(dòng)，采用單片機(jī)作為控制的核心部件。通過(guò)鍵盤可以控制整個(gè)分頻器的工作，并通過(guò)液晶顯示分頻器的工作狀態(tài)。 另外我也從頻率上分析了分頻器的性能，包括分頻能工作的最高頻率和分頻工作的數(shù)據(jù)寬度，由于本次采用的小數(shù)定點(diǎn)輸入，而有理數(shù)轉(zhuǎn)換成小數(shù)就存在一個(gè)精度問題，所以數(shù)據(jù)寬度越寬它的精度就越高，采用16位數(shù)據(jù)寬度的誤差是2-16。又因?yàn)楸敬尾捎玫姆诸l算法是異步實(shí)現(xiàn)的

4、，而分頻器件本身在工作的時(shí)候就存在了一個(gè)隨著器件不同而不同的延時(shí)，同時(shí)又要考慮累加器的運(yùn)算時(shí)間。因此當(dāng)計(jì)算簡(jiǎn)單的時(shí)候，分頻器的最高工作頻率是由器件延時(shí)決定的，而當(dāng)計(jì)算復(fù)雜的時(shí)候，分頻器的最高工作頻率就由運(yùn)算時(shí)間決定的。我們可以從16位和32位的累加器所能分頻的最高頻率可以看出來(lái)，同樣的器件由于計(jì)算的位數(shù)的加寬，必然會(huì)帶來(lái)相應(yīng)的延時(shí)．另外，即使工作在同一個(gè)數(shù)據(jù)寬度下，計(jì)算得復(fù)雜和簡(jiǎn)單，所帶來(lái)的延時(shí)也是不一樣的。這些我們都可以在仿真波形中，