外文翻譯----等精度頻率計(jì)

1、<p><b>　　譯文</b></p><p>　　現(xiàn)場(chǎng)可編程門陣列FPGA (F ield P rogrammable Gate A rray) 屬于A S IC 產(chǎn)品, 通過(guò)軟件編程對(duì)目標(biāo)器件的結(jié)構(gòu)和工作方式進(jìn)行重構(gòu), 能隨時(shí)對(duì)設(shè)計(jì)進(jìn)行調(diào)整, 具有集成度高、結(jié)構(gòu)靈活、開發(fā)周期短、快速可靠性高等特點(diǎn), 數(shù)字設(shè)計(jì)在其中快速發(fā)展。重構(gòu)高密度門陣列能勝任許多復(fù)雜的運(yùn)算，在平行而設(shè)傳統(tǒng)

2、的計(jì)算機(jī)硬件。他們的特點(diǎn)，使開發(fā)一個(gè)硬件系統(tǒng)，專責(zé)表演快速共生矩陣運(yùn)算，從而會(huì)議要求，實(shí)時(shí)圖像分析的應(yīng)用。 在另一方面，超大規(guī)模集成電路（超大規(guī)模集成電路）架構(gòu)可被視為競(jìng)爭(zhēng)力的替代品 。不過(guò)，他們不是重構(gòu)他們涉及高開發(fā)成本時(shí)間長(zhǎng)，發(fā)展程序。</p><p>　　數(shù)字頻率計(jì)是通信設(shè)備、音、視頻等科研生產(chǎn)領(lǐng)域不可缺少的測(cè)量?jī)x器。采用Verilog HDL編程設(shè)計(jì)實(shí)現(xiàn)的數(shù)字頻率計(jì)，除被測(cè)信號(hào)的整形部分、鍵輸入部分和數(shù)碼

3、顯示部分外，其余全部在一片F(xiàn)PGA芯片上實(shí)現(xiàn)。整個(gè)系統(tǒng)非常精簡(jiǎn)，且具有靈活的現(xiàn)場(chǎng)可更改性。</p><p><b>　　等精度測(cè)頻原理</b></p><p>　　頻率的測(cè)量方法主要分為2 種方法:</p><p>　　(1) 直接測(cè)量法, 即在一定的閘門時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)。</p><p>　　(2) 間接測(cè)

4、量法, 例如周期測(cè)頻法、V F 轉(zhuǎn)換法等。間接測(cè)頻法僅適用測(cè)量低頻信號(hào)。</p><p>　　基于傳統(tǒng)測(cè)頻原理的頻率計(jì)的測(cè)量精度將隨被測(cè)信號(hào)頻率的下降而降低, 在實(shí)用中有較大的局限性, 而等精度頻率計(jì)不但具有較高的測(cè)量精度, 而且在整個(gè)頻率區(qū)域能保持恒定的測(cè)試精度。頻率測(cè)量方法的主要測(cè)量預(yù)置門控信號(hào)GATE是由單片機(jī)發(fā)出，GATE的時(shí)間寬度對(duì)測(cè)頻精度影響較少，可以在較大的范圍內(nèi)選擇，只要FPGA中32 b計(jì)數(shù)器在

5、計(jì)100 M信號(hào)不溢出都行，根據(jù)理論計(jì)算GATE的時(shí)間寬度Tc可以大于42．94 s，但是由于單片機(jī)的數(shù)據(jù)處理能力限制，實(shí)際的時(shí)間寬度較少，一般可在10～0．1 s間選擇，即在高頻段時(shí)，閘門時(shí)間較短；低頻時(shí)閘門時(shí)間較長(zhǎng)。這樣閘門時(shí)間寬度Tc依據(jù)被測(cè)頻率的大小自動(dòng)調(diào)整測(cè)頻，從而實(shí)現(xiàn)量程的自動(dòng)轉(zhuǎn)換，擴(kuò)大了測(cè)頻的量程范圍；實(shí)現(xiàn)了全范圍等精度測(cè)量，減少了低頻測(cè)量的誤差。</p><p>　　本設(shè)計(jì)頻率測(cè)量方法的主要測(cè)量控

6、制框圖如圖1 所示。圖1 中預(yù)置門控信號(hào)GA TE 是由單片機(jī)發(fā)出, GA TE的時(shí)間寬度對(duì)測(cè)頻精度影響較少, 可以在較大的范圍內(nèi)選擇, 只要FPGA 中32 b 計(jì)數(shù)器在計(jì)100M 信號(hào)不溢出都行, 根據(jù)理論計(jì)算GA TE 的時(shí)間寬度T c 可以大于42194s, 但是由于單片機(jī)的數(shù)據(jù)處理能力限制, 實(shí)際的時(shí)間寬度較少, 一般可在10～ 011 s 間選擇, 即在高頻段時(shí), 閘門時(shí)間較短; 低頻時(shí)閘門時(shí)間較長(zhǎng)。這樣閘門時(shí)間寬度T c

7、依據(jù)被測(cè)頻率的大小自動(dòng)調(diào)整測(cè)頻, 從而實(shí)現(xiàn)量程的自動(dòng)轉(zhuǎn)換, 擴(kuò)大了測(cè)頻的量程范圍; 實(shí)現(xiàn)了全范圍等精度測(cè)量, 減少了低頻測(cè)量的誤差。</p><p><b>　　頻率計(jì)的實(shí)現(xiàn)</b></p><p>　　等精度測(cè)頻的實(shí)現(xiàn)方法 ?？珊?jiǎn)化為CNT1和CNT2是兩個(gè)可控計(jì)數(shù)器，標(biāo)準(zhǔn)頻率(f )信號(hào)從CN F1的時(shí)鐘輸入端cI K輸入，經(jīng)整形后的被測(cè)信號(hào)(f )從CNT2的時(shí)

8、鐘輸入端cI K輸入。每個(gè)計(jì)數(shù)器中的CEN輸入端為使能端，用來(lái)控制計(jì)數(shù)器計(jì)數(shù)。當(dāng)預(yù)置閘門信號(hào)為高電平(預(yù)置時(shí)間開始)時(shí)。被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的輸入端，同時(shí)啟動(dòng)兩個(gè)汁數(shù)器計(jì)數(shù)；同樣，當(dāng)預(yù)置閘門信號(hào)為低電平(預(yù)置時(shí)間結(jié)束)時(shí)，被測(cè)信號(hào)的上升沿通過(guò)D觸發(fā)器的輸出端，使計(jì)數(shù)器停止計(jì)數(shù)。</p><p>　　頻率計(jì)的位數(shù)及相關(guān)指標(biāo) </p><p>　　位數(shù)：同時(shí)最多能顯示的數(shù)字位數(shù)。平常計(jì)

9、數(shù)式的8位頻率計(jì)只有幾百元就可買到。對(duì)于高精度的測(cè)量，9位剛剛開始，11位算中等，13位才能算比較高級(jí)。 </p><p>　　溢出位：把溢出位算進(jìn)去的總等效位。有些頻率計(jì)帶有溢出功能，即把最高位溢出不顯示而只顯示后面的位，以便達(dá)到提高位數(shù)的目的。這里個(gè)別指標(biāo)是估計(jì)值。 </p><p>　　速度：即每秒能出多少位。有了高位數(shù)的但測(cè)量特別慢也失去了意義。平常計(jì)數(shù)式的8位頻率計(jì)，測(cè)量10MH

10、z信號(hào)、1秒閘門能得到10,000,000Hz，這實(shí)際上才是7位（位數(shù)等于取常用對(duì)數(shù)后的值），要想得到8位，需要10秒閘門；要想得到9位，需要100秒閘門，依次類推，即便顯示允許，11位需要10000秒的測(cè)量時(shí)間了。但無(wú)論如何，還是每秒7位。因此，要想快速得到高位數(shù)則必須高速度。 </p><p>　　分辨：這就像一個(gè)電壓表最小可以分辨出多大的電壓的指標(biāo)是類似的，越小越好，單位ps（皮秒）。1000ps=1ns。

11、假設(shè)你用1ns的頻率計(jì)要分辨出1e-12的誤差，就需要1ns/1e-12=1000秒的時(shí)間。而假設(shè)你有另外一個(gè)頻率計(jì)的分辨是100ps，那么測(cè)量時(shí)間就可以縮短10倍為100秒，或者可以在相同的1000秒下測(cè)量出1e-14的誤差。</p><p><b>　　時(shí)間頻率測(cè)量</b></p><p>　　相比傳統(tǒng)的電路系統(tǒng)設(shè)計(jì)方法，EDA技術(shù)采用VHDL語(yǔ)言描述電路系統(tǒng)，包

12、括電路的結(jié)構(gòu)、行為方式、邏輯功能及接口。Verilog HDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下的設(shè)計(jì)特點(diǎn)。設(shè)計(jì)者可不必了解硬件結(jié)構(gòu)。從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行系統(tǒng)方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)，在方框圖一級(jí)用Ver-ilog HDL對(duì)電路的行為進(jìn)行描述，并進(jìn)行仿真和糾錯(cuò)，然后在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證，最后再用邏輯綜合優(yōu)化工具生成具體的門級(jí)邏輯電路的網(wǎng)表，下載到具體的FPGA器件中去，從而實(shí)現(xiàn)FPGA的設(shè)計(jì)。</p><

13、;p>　　時(shí)間頻率測(cè)量是電子測(cè)量的重要領(lǐng)域。頻率和時(shí)間的測(cè)量已越來(lái)越受到重視，長(zhǎng)度、電壓等參數(shù)也可以轉(zhuǎn)化為與頻率測(cè)量有關(guān)的技術(shù)來(lái)確定。本文通過(guò)對(duì)傳統(tǒng)的多周期同步法進(jìn)行探討，提出了多周期同步法與量化時(shí)延法相結(jié)合的測(cè)頻方法。 </p><p>　　最簡(jiǎn)單的測(cè)量頻率的方法是直接測(cè)頻法。直接測(cè)頻法就是在給定的閘門信號(hào)中填入脈沖，通過(guò)必要的計(jì)數(shù)電路，得到填充脈沖的個(gè)數(shù)，從而算出待測(cè)信號(hào)的頻率或周期。在直接測(cè)頻的基礎(chǔ)上

14、發(fā)展的多周期同步測(cè)量方法，在目前的測(cè)頻系統(tǒng)中得到越來(lái)越廣泛的應(yīng)用。多周期同步法測(cè)頻技術(shù)的實(shí)際閘門時(shí)間不是固定的值，而是被測(cè)信號(hào)的整周期倍，即與被測(cè)信號(hào)同步，因此消除了對(duì)被測(cè)信號(hào)計(jì)數(shù)時(shí)產(chǎn)生的±1個(gè)字誤差，測(cè)量精度大大提高，而且達(dá)到了在整個(gè)測(cè)量頻段的等精度測(cè)量，</p><p>　　在時(shí)頻測(cè)量方法中，多周期同步法是精度較高的一種，但仍然未解決±1個(gè)字的誤差，主要是因?yàn)閷?shí)際閘門邊沿與標(biāo)頻填充脈沖邊沿

15、并不同步</p><p>　　Tx=N0T0-△t2+△t1，如果能準(zhǔn)確測(cè)量出短時(shí)間間隔Δt1和Δt2，也就能夠準(zhǔn)確測(cè)量出時(shí)間間隔Tx，消除±1個(gè)字的計(jì)數(shù)誤差，從而進(jìn)一步提高精度。</p><p>　　為了測(cè)量短時(shí)間間隔Δt1和Δt2，通常使用模擬內(nèi)插法或游標(biāo)法與多周期同步法結(jié)合使用，雖然精度有很大提高，但終未能解決±1個(gè)字的誤差這個(gè)根本問題，而且這些方法設(shè)備復(fù)雜，不利

16、于推廣。</p><p>　　要得到精度高，時(shí)間響應(yīng)快，結(jié)構(gòu)簡(jiǎn)單的頻率和時(shí)間測(cè)量方法是比較困難的。</p><p>　　從結(jié)構(gòu)盡量簡(jiǎn)單同時(shí)兼顧精度的角度出發(fā)，將多周期同步法與基于量化時(shí)延的短時(shí)間間隔測(cè)量方法結(jié)合，實(shí)現(xiàn)了寬頻范圍內(nèi)的等精度高分辨率測(cè)量。</p><p>　　量化時(shí)延法測(cè)短時(shí)間間隔 </p><p>　　光電信號(hào)可以在一定的介質(zhì)

17、中快速穩(wěn)定的傳播，且在不同的介質(zhì)中有不同的延時(shí)。通過(guò)將信號(hào)所產(chǎn)生的延時(shí)進(jìn)行量化，實(shí)現(xiàn)了對(duì)短時(shí)間間隔的測(cè)量。</p><p>　　其基本原理是“串行延遲，并行計(jì)數(shù)”，而不同于傳統(tǒng)計(jì)數(shù)器的串行計(jì)數(shù)方法，即讓信號(hào)通過(guò)一系列的延時(shí)單元，依靠延時(shí)單元的延時(shí)穩(wěn)定性，在計(jì)算機(jī)的控制下對(duì)延時(shí)狀態(tài)進(jìn)行高速采集與數(shù)據(jù)處理，從而實(shí)現(xiàn)了對(duì)短時(shí)間間隔的精確測(cè)量。</p><p>　　量化時(shí)延思想的實(shí)現(xiàn)依賴于延時(shí)單元

18、的延時(shí)穩(wěn)定性，其分辨率取決于單位延時(shí)單元的延遲時(shí)間。</p><p>　　作為延時(shí)單元的器件可以是無(wú)源導(dǎo)線，有源門器件或其他電路。其中，導(dǎo)線的延遲時(shí)間較短(接近光速傳播的延遲)，門電路的延遲時(shí)間相對(duì)較長(zhǎng)。考慮到延遲可預(yù)測(cè)能力，最終選擇了CPLD器件，實(shí)現(xiàn)對(duì)短時(shí)間間隔的測(cè)量。 </p><p>　　將短時(shí)間間隔的開始信號(hào)送入延時(shí)鏈中傳播，當(dāng)結(jié)束信號(hào)到來(lái)時(shí)，將此信號(hào)在延時(shí)鏈中的延時(shí)狀態(tài)進(jìn)行鎖存

19、，通過(guò)CPU讀取，判斷信號(hào)經(jīng)過(guò)的延時(shí)單元個(gè)數(shù)就可以得到短時(shí)時(shí)間間隔的大小，分辨率決定于單位延時(shí)單元的延時(shí)時(shí)間。</p><p>　　一般來(lái)講，為了測(cè)量?jī)蓚€(gè)短時(shí)間間隔，使用兩組延時(shí)和鎖存模塊，但實(shí)際上，給定的軟件閘門時(shí)間足夠大，允許CPU完成取數(shù)的操作，即能夠在待測(cè)時(shí)間間隔結(jié)束之前取走短時(shí)間隔Δt1對(duì)應(yīng)的延時(shí)單元的個(gè)數(shù)，通過(guò)一定的控制信號(hào)，可以只用一組延時(shí)和鎖存單元，這樣可以節(jié)省CPLD內(nèi)部的資源。利用多周期同步與

20、量化時(shí)延相結(jié)合的方法，計(jì)算公式為：</p><p>　　T=n0t0+n1t1-n2t1 </p><p>　　上式中，n0為對(duì)填充脈沖的計(jì)數(shù)值；t0為填充脈沖的周期，即100ns；n1為短時(shí)間隔Δt1對(duì)應(yīng)的延時(shí)單元的個(gè)數(shù)；n2為短時(shí)間隔Δt2對(duì)應(yīng)的延時(shí)單元的個(gè)數(shù)；t1為量化延遲器件延時(shí)單元的延遲量(4.3ns)。 這樣，利用多周期同步法，實(shí)現(xiàn)了閘門和被測(cè)信號(hào)同步；利用量化時(shí)延法，測(cè)量

21、了原來(lái)測(cè)不出來(lái)的兩個(gè)短時(shí)間間隔，從而準(zhǔn)確地測(cè)量了實(shí)際閘門的大小，也就提高了測(cè)頻的精度。</p><p>　　由于頻率合成器輸出的頻率信號(hào)最小只能調(diào)到10Hz，把XDU-17的測(cè)量值作為標(biāo)準(zhǔn)，可以計(jì)算出樣機(jī)測(cè)頻的精度。</p><p>　　例如，被測(cè)信號(hào)為15.000010MHz時(shí)被測(cè)信號(hào)為5.00001002MHz時(shí)，從上面的計(jì)算可以看出，樣機(jī)的分辨率已達(dá)ns量級(jí)，下面從理論分析的角度來(lái)說(shuō)

22、明這一點(diǎn)。</p><p>　　前面已經(jīng)分析過(guò)，多周期同步法測(cè)頻時(shí)，它的測(cè)量不確定度為：</p><p>　　當(dāng)輸入f0為10MHz，閘門時(shí)間為1s時(shí)，測(cè)量的不確定度為±1×10-7/s。當(dāng)與量化延時(shí)測(cè)量與短時(shí)間間隔電路相結(jié)合時(shí)，測(cè)量的不確定度可以從下述推導(dǎo)出來(lái)。</p><p>　　在采用多周期同步法時(shí)，Tx為待測(cè)的多周期值，T0為采用的時(shí)基周

23、期。</p><p>　　Tx= NT0+△t1-△t2 </p><p>　　與量化延時(shí)電路相結(jié)合后有：</p><p>　　Tx= NT0+(N1-N2)td±δTx </p><p>　　這里，δTx為測(cè)量的不準(zhǔn)確度。</p><p>　　對(duì)上式微分得： \δTx≤±2td </p>

24、;<p>　　由上式可知，此方法的測(cè)量精度取決于td，它的穩(wěn)定性與大小直接影響測(cè)量值的不確定度。所以采用各種方法，計(jì)數(shù)器可在整個(gè)頻率量程內(nèi)實(shí)現(xiàn)等精度的測(cè)量，而且測(cè)量精度有顯著提高，測(cè)量分辨率提高到4.3ns，且消除了±1個(gè)字的理論誤差，精度提高了20多倍。</p><p>　　結(jié)束語(yǔ) 本文將給出了一種新的測(cè)頻方法?；诖朔椒ǖ念l率計(jì)的數(shù)字電路部分集成在一片CPLD中，大大減小了整個(gè)儀器

25、的體積，提高了可靠性，且達(dá)到了很高的測(cè)量分辨率。</p><p>　　頻率計(jì)的VHDL 設(shè)計(jì)</p><p>　　利用ALTERA公司的FPGA芯片EPF10K10，使用VHDL編程語(yǔ)言設(shè)計(jì)等精度頻率計(jì)，給出核心程序，經(jīng)過(guò)ISPEXPER仿真后，驗(yàn)證設(shè)計(jì)是成功的，達(dá)到預(yù)期結(jié)果。傳統(tǒng)的頻率計(jì)相比，F(xiàn)PGA的頻率計(jì)簡(jiǎn)化了電路板的設(shè)計(jì)，提高了系統(tǒng)設(shè)計(jì)的實(shí)現(xiàn)性和可靠性，測(cè)頻范圍達(dá)到100 MHz，

26、實(shí)現(xiàn)了數(shù)字系統(tǒng)硬件的軟件化，這是數(shù)字邏輯設(shè)計(jì)的新趨勢(shì)。</p><p>　　本設(shè)計(jì)采用AL TERA 公司的FPGA 芯片EPF10K10, 該芯片管腳間的延遲為5 ns, 即頻率為200MHz, 應(yīng)用標(biāo)準(zhǔn)化的硬件描述語(yǔ)言VHDL 有非常豐富的數(shù)據(jù)類型, 他的結(jié)構(gòu)模型是層次化的, 利用這些豐富的數(shù)據(jù)類型和層次化的結(jié)構(gòu)模型, 對(duì)復(fù)雜的數(shù)字系統(tǒng)進(jìn)行邏輯設(shè)計(jì)并用計(jì)算機(jī)仿真, 逐步完善后進(jìn)行自動(dòng)綜合生成符合要求的、在電路

27、結(jié)構(gòu)上可實(shí)現(xiàn)的數(shù)字邏輯, 再下載到可編程邏輯器件中, 即可完成設(shè)計(jì)任務(wù)。</p><p><b>　　外文文獻(xiàn)原文</b></p><p>　　Field programmable gate array (FPGA F ield P rogrammable Gate A rray) belongs AS IC products through software pro

28、gramming on the target device of the structure and working methods of reconstruction, the design can be adjusted at any time, high integration, structural flexibility, shorter development cycles, rapid and high reliabili

29、ty characteristics of digital design in which rapid development. Reconstruction of high-density gate array will rise to many complex computing, in which the traditiona</p><p>　　Digital Frequency of communica

30、tions equipment, audio and video, and other areas of scientific research and production of an indispensable instrument. Programming using Verilog HDL Design and Implementation of the digital frequency, in addition to the

31、 plastic part of the measured signal, and digital key for a part of the show, all in an FPGA chip to achieve. The entire system is very lean, flexible and have a modification of the scene.</p><p>　　And other

32、 precision measuring frequency Principle</p><p>　　Frequency measurement methods can be divided into two kinds: (1) direct measurement method, that is, at a certain time measurement gate measured pulse

33、signal number. (2) indirect measurements, such as the cycle frequency measurement, VF conversion law. Frequency Measurement indirect measurement method applies only to low-frequency signals.</p><p>　　B

34、ased on the principles of traditional frequency measurement of the frequency of measurement accuracy will be measured with the decline in signal frequency decreases in the more practical limitations, such as the accuracy

35、 and frequency of measurement not only has high accuracy, but also in the whole frequency region to maintain constant test accuracy. The main method of measurement frequency measurement Preferences gated signal GATE issu

36、ed by the MCU, GATE time width on the frequency measurement</p><p>　　Frequency of achieving</p><p>　　Frequency Measurement accuracy of such method. Can be simplified as shown in the diagram. Map

37、 CNT1 and CNT2 two controllable counter, standard frequency (f) signal from the CN F1 clock input cI K input, the signal measured after the plastic (f) CNT2 clock input cI K input. Each counter in the CEN input as enable

38、 end, used to control the counter count. When the gate signal is HIGH Preferences (Preferences start time). Signal measured by the rising edge of the D flip-flop input, launched at the sa</p><p>　　And the me

39、dian frequency of relevant indicators</p><p>　　Median: At the same time the figures show that up to the median. The usual eight-count frequency of only several hundred yuan can buy. For high precision measur

40、ements, nine just beginning, the middle is 11, 13 can be relatively high.      Overflow of:-the ability to promote itself to overflow the equivalent of the total. Some of the frequency with overflow

41、function, which is the highest overflow does not display only shows that the bit behind, in order to achieve the purpose of the median. Here</p><p>　　Time and Frequency Measurement</p><p>　　Comp

42、ared to traditional methods of circuit design, EDA technology uses VHDL language to describe circuit system, including circuit structure, behavior, function and interface logic. Verilog HDL description of a multi-level s

43、ystem hardware functions, and support top-down design features. Designers can not understand the hardware structure. Start from the system design, on the top floor of a system block diagram of the structure and design, i

44、n a diagram with Ver-ilog HDL acts on the circuit descri</p><p>　　In the time-frequency measurement method, the multi-cycle synchronization is a high precision, but still unresolved ± a word error, main

45、ly because of the actual gate edge and standard frequency synchronization is not filling pulse edge Tx=N0T0-△t2+△t1, if accurately measured short interval Δ t1 and Δ t2, will be able to accurately measure time intervals

46、Tx, eliminating ± a word counting error, so as to further enhance accuracy.      To measure a short time interval Δ t1 and Δ t2, commonly used </p><p>　　Delay quantitative thinking

47、depend on the realization of the delay stability delay unit, the unit depends on the resolution of the delay time delay element.      Delay device as a unit can be passive conduit, or other active de

48、vices gate circuit. Among them, Traverse shorter delay time (nearly the speed of light transmission delay), the gate delay time longer. Taking into account delays can be predictive ability final choice of the CPLD device

49、s, the realization of the short time interval measur</p><p>　　It has been anal yzed,multi-cycle synchronization frequency measurement, the measurement uncertainty:      When the input f0

50、 10 MHz, 1 s gate time, the uncertainty of measurement of ±1×10-7/s. When the measurement and quantification of delay circuit with short intervals combined, the uncertainty of measurement can be derived from th

51、e following.     In the use of cycle synchronization, multi-analyte Tx for the cycle value of T0 time base for the introduction of the cycle. Tx= NT0+△t1-△</p><p>　　Frequency of

52、 VHDL Design</p><p>　　ALTERA use of the FPGA chip EPF10K10 companies, the use of VHDL programming language design accuracy of frequency, given the core course, ISPEXPER simulation, design verification is suc

53、cessful, to achieve the desired results. Compared to the traditional frequency, the frequency of FPGA simplify the circuit board design, increased system design and the realization of reliability, frequency measurement r

54、ange of up to 100 MHz and achieve a digital system hardware and software, which is digital logi</p><p>　　This design uses the AL TERA EPF10K10 FPGA chip, the chip pin the delay of 5 ns, frequency of 200 MHz,

55、 the standardization of application VHDL hardware description language has a very rich data types, the structure of the model is hierarchical, The use of these rich data types and levels of the structure model of a compl