基于內(nèi)嵌cortex-m3內(nèi)核fpga的等精度頻率計(jì)設(shè)計(jì)

1、<p>　　基于內(nèi)嵌Cortex-M3內(nèi)核FPGA的等精度頻率計(jì)設(shè)計(jì)</p><p>　　王立華1，周松江1,2，高世皓1,3，張恒1</p><p>　?。?山東科技大學(xué)電子通信與物理學(xué)院，山東 青島 266590；2北京郵電大學(xué)信息光子學(xué)與光通信研究院，北京，100876；3北京郵電大學(xué)泛網(wǎng)無(wú)線通信教育部重點(diǎn)實(shí)驗(yàn)室，北京，100876）</p><p>

2、;　　摘要：為了提高頻率計(jì)的測(cè)量精度和系統(tǒng)性能，解決在傳統(tǒng)的頻率計(jì)中無(wú)法實(shí)現(xiàn)高低頻率等精度測(cè)量的情況，本文采用京微雅格公司的M7系列FPGA，設(shè)計(jì)了一種基于SOPC技術(shù)的等精度多功能頻率計(jì)。該頻率計(jì)以內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片為控制核心，通過(guò)對(duì)FPGA模塊和Cortex-M3內(nèi)核部分的設(shè)計(jì)，并借助AHB接口的FIFO實(shí)現(xiàn)FPGA與Cortex-M3內(nèi)核之間的數(shù)據(jù)通信，完成了1Hz~50MHz范圍內(nèi)等精度頻率計(jì)的設(shè)計(jì)。通過(guò)M

3、odelSim軟件仿真和硬件實(shí)測(cè)表明，該頻率計(jì)可以完成等精度頻率和占空比的測(cè)量功能，具有精度高、實(shí)時(shí)性好等特點(diǎn)。</p><p>　　關(guān)鍵詞：頻率計(jì)；等精度；SOPC；FPGA；AHB；Cortex-M3</p><p>　　中圖分類號(hào)：TM935.13　　文獻(xiàn)標(biāo)識(shí)碼: A</p><p><b>　　1 引言</b></p>&

4、lt;p>　　頻率是電子領(lǐng)域中最基本的參數(shù)，傳統(tǒng)的測(cè)頻方法有直接測(cè)量法、周期測(cè)量法和分頻測(cè)量法等，這些方法往往只適用于測(cè)量一段頻率，而無(wú)法實(shí)現(xiàn)高低頻率等精度的要求。在技術(shù)上，傳統(tǒng)的頻率計(jì)大都采用單元電路或單片機(jī)進(jìn)行設(shè)計(jì)，使得頻率計(jì)存在結(jié)構(gòu)復(fù)雜、穩(wěn)定性差且測(cè)量范圍小等缺點(diǎn)[1]-[4]?；诖?，本文以京微雅格公司的M7系列FPGA為設(shè)計(jì)載體，利用SOPC技術(shù)和等精度測(cè)量原理，在一片內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片上完成頻率計(jì)

5、的設(shè)計(jì)。系統(tǒng)充分發(fā)揮FPGA的高速數(shù)據(jù)處理能力，完成對(duì)待測(cè)信號(hào)的測(cè)量計(jì)數(shù)；利用Cortex-M3的數(shù)據(jù)運(yùn)算與人機(jī)交互能力，完成對(duì)測(cè)量數(shù)據(jù)的計(jì)算與顯示工作。該系統(tǒng)可以實(shí)現(xiàn)頻率測(cè)量和占空比測(cè)量功能，具有測(cè)量精確、穩(wěn)定性高、調(diào)試方便等特點(diǎn)[5]-[7]。</p><p>　　2 系統(tǒng)工作原理與結(jié)構(gòu)</p><p>　　2.1 等精度測(cè)量原理</p><p>　　等精度測(cè)量

6、法的測(cè)量原理如圖1所示，其最大的特點(diǎn)是實(shí)際閘門(mén)時(shí)間并不是一個(gè)固定值，而是一個(gè)與被測(cè)信號(hào)有關(guān)的值，且剛好為被測(cè)信號(hào)周期的整數(shù)倍。在啟動(dòng)測(cè)量之后，首先給出一個(gè)預(yù)置閘門(mén)時(shí)間，然后等待被測(cè)信號(hào)下一個(gè)上升沿的到來(lái)。當(dāng)被測(cè)信號(hào)的上升沿到達(dá)后，將預(yù)置閘門(mén)時(shí)間信號(hào)與被測(cè)信號(hào)進(jìn)行同步，同時(shí)用兩個(gè)計(jì)數(shù)器分別對(duì)被測(cè)信號(hào)和標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)。當(dāng)預(yù)置閘門(mén)時(shí)間結(jié)束后，被測(cè)信號(hào)的下一個(gè)上升沿到達(dá)時(shí)兩個(gè)計(jì)數(shù)器停止計(jì)數(shù)。此時(shí)會(huì)得到兩個(gè)計(jì)數(shù)值，然后結(jié)合標(biāo)準(zhǔn)信號(hào)的頻率值，即可

7、得到被測(cè)信號(hào)的頻率[8]-[10]。</p><p>　　圖1 等精度測(cè)頻法測(cè)頻原理圖</p><p>　　假設(shè)在一次測(cè)量中，實(shí)際閘門(mén)時(shí)間為，被測(cè)信號(hào)計(jì)數(shù)器和標(biāo)準(zhǔn)信號(hào)計(jì)數(shù)器的計(jì)數(shù)值分別為和，標(biāo)準(zhǔn)信號(hào)的頻率為，根據(jù)測(cè)量原理可計(jì)算出被測(cè)信號(hào)的頻率為：</p><p><b>　?。?）</b></p><p>　　式（1）中

8、為被測(cè)信號(hào)頻率的測(cè)量值，若信號(hào)的實(shí)際頻率為，那么測(cè)量的誤差為：</p><p><b>　?。?）</b></p><p>　　若忽略標(biāo)準(zhǔn)信號(hào)的頻率誤差，并根據(jù)式（1），可得被測(cè)信號(hào)實(shí)際頻率的表達(dá)式為：</p><p><b>　　（3）</b></p><p>　　聯(lián)立式（1）、（2）、（3）可得

9、：</p><p><b>　?。?）</b></p><p>　　由此可知，采用等精度測(cè)量法測(cè)量頻率時(shí)，所選擇的閘門(mén)時(shí)間越長(zhǎng)，標(biāo)準(zhǔn)信號(hào)的頻率越高，頻率測(cè)量的誤差就會(huì)越小[11]-[14]。假設(shè)標(biāo)準(zhǔn)信號(hào)的頻率為，閘門(mén)時(shí)間為，那么其精度可達(dá)到。</p><p>　　另外，占空比的測(cè)量方式描述如下：在對(duì)閘門(mén)時(shí)間內(nèi)標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)的同時(shí)，還需要對(duì)在閘

10、門(mén)時(shí)間內(nèi)被測(cè)信號(hào)高電平時(shí)間段的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)[15]。設(shè)兩個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為和，那么可得到被測(cè)信號(hào)的占空比為[16]：</p><p><b>　　（5）</b></p><p>　　2.2 系統(tǒng)總體結(jié)構(gòu)</p><p>　　頻率計(jì)系統(tǒng)的總體結(jié)構(gòu)圖如圖2所示。本系統(tǒng)選用京微雅格公司M7系列的FPGA芯片CME-M7A12N0F484C7，

11、該芯片集成了主流的ARM Cortex-M3內(nèi)核和高性能FPGA邏輯單元，F(xiàn)PGA邏輯性能高達(dá)200MHz，而ARM Cortex-M3內(nèi)核最大頻率可達(dá)300MHz。利用AHB(Advanced High performance Bus)總線連接FPGA、ARM Cortex-M3內(nèi)核和各個(gè)外設(shè)，實(shí)現(xiàn)了高速數(shù)據(jù)傳輸。</p><p>　　圖2 系統(tǒng)總體結(jié)構(gòu)圖</p><p>　　在圖2所示

12、的系統(tǒng)中，鎖相環(huán)IP核部分用來(lái)產(chǎn)生各類時(shí)鐘信號(hào)，AHB接口的FIFO IP核作為FPGA與Cortex-M3內(nèi)核之間通信的中介。而具有人機(jī)交互優(yōu)勢(shì)的Cortex-M3內(nèi)核通過(guò)GPIO來(lái)輸入外部信號(hào)以及控制LCD12864進(jìn)行顯示。同時(shí)數(shù)據(jù)通過(guò)UART傳輸至電腦端的上位機(jī)軟件，用于系統(tǒng)設(shè)計(jì)與調(diào)試。</p><p>　　2.3 系統(tǒng)工作原理</p><p>　　在圖2所示系統(tǒng)中，時(shí)鐘信號(hào)（cl

13、k）進(jìn)入鎖相環(huán)電路后產(chǎn)生多個(gè)高頻時(shí)鐘信號(hào)用于各個(gè)FPGA模塊和Cortex-M3內(nèi)核工作。被測(cè)信號(hào)（signal）輸入至頻率占空比一體化測(cè)量模塊中進(jìn)行測(cè)量并產(chǎn)生測(cè)量數(shù)據(jù)（Na、Nb和Nc）和數(shù)據(jù)有效信號(hào)（valid），然后利用FPGA寫(xiě)FIFO控制模塊將測(cè)量數(shù)據(jù)按照時(shí)序要求寫(xiě)入到AHB接口的FIFO中，在每次寫(xiě)完數(shù)據(jù)之后產(chǎn)生一個(gè)寫(xiě)完成信號(hào)（w_done_f），并通過(guò)一個(gè)IO口輸出。系統(tǒng)的Cortex-M3內(nèi)核中有一個(gè)32位的GPIO，其

14、中有一位與寫(xiě)完成信號(hào)（w_done_f）相連。當(dāng)Cortex-M3檢測(cè)到寫(xiě)完成信號(hào)后，利用AHB系統(tǒng)總線讀取FIFO中的數(shù)據(jù)，然后對(duì)讀取的數(shù)據(jù)進(jìn)行運(yùn)算得到被測(cè)信號(hào)的頻率值和占空比值，利用UART將數(shù)據(jù)傳輸至電腦端的上位機(jī)，并通過(guò)GPIO來(lái)控制外部LCD12864顯示器進(jìn)行顯示。</p><p>　　3 FPGA模塊設(shè)計(jì)</p><p>　　圖2所示系統(tǒng)中的FPGA部分主要用于完成頻率和占空

15、比的測(cè)量工作，其一體化設(shè)計(jì)結(jié)構(gòu)圖如圖3所示, 主要由五個(gè)部分構(gòu)成，分別是預(yù)置閘門(mén)時(shí)間產(chǎn)生模塊、同步電路、計(jì)數(shù)器模塊、有效信號(hào)產(chǎn)生模塊和FIFO寫(xiě)控制模塊。在圖3中，clk_50M為時(shí)鐘信號(hào)輸入端，rst為復(fù)位信號(hào)輸入端，signal為被測(cè)信號(hào)輸入端，clk_S為標(biāo)準(zhǔn)信號(hào)輸入端，Na、Nb和Nc為三個(gè)計(jì)數(shù)器的計(jì)數(shù)值，valid為數(shù)據(jù)有效信號(hào)，wen為FIFO寫(xiě)使能信號(hào)輸出端，wdata為FIFO寫(xiě)數(shù)據(jù)輸出端，w_done_f為寫(xiě)完成信號(hào)輸

16、出端。</p><p>　　圖3 測(cè)頻、測(cè)占空比一體化設(shè)計(jì)結(jié)構(gòu)圖</p><p>　　3.1 預(yù)置閘門(mén)時(shí)間產(chǎn)生模塊</p><p>　　預(yù)置閘門(mén)時(shí)間產(chǎn)生模塊內(nèi)部是一個(gè)分頻電路，將輸入的時(shí)鐘信號(hào)（clk_in）分頻產(chǎn)生頻率為2Hz的時(shí)鐘信號(hào)，通過(guò)時(shí)鐘輸出端（clk_out）輸出，并將其高電平時(shí)間段作為預(yù)置閘門(mén)時(shí)間，其時(shí)間長(zhǎng)度正好為1s。</p><

17、p><b>　　3.2 同步電路</b></p><p>　　圖3中的同步電路是一個(gè)D觸發(fā)器。在該系統(tǒng)中，為了測(cè)量的準(zhǔn)確性，需要保證實(shí)際閘門(mén)時(shí)間為被測(cè)信號(hào)周期的整數(shù)倍，因此本系統(tǒng)利用D觸發(fā)器的同步功能，將被測(cè)信號(hào)作為同步電路的時(shí)鐘輸入端，預(yù)置閘門(mén)時(shí)間信號(hào)作為同步電路的D輸入端，這樣其輸出即為與被測(cè)信號(hào)同步的實(shí)際閘門(mén)時(shí)間。</p><p>　　另外，為了能夠測(cè)量信

18、號(hào)的占空比，系統(tǒng)采用門(mén)電路的方式，將實(shí)際閘門(mén)時(shí)間信號(hào)與被測(cè)信號(hào)相“與”（AND I），其輸出作為被測(cè)信號(hào)的計(jì)數(shù)信號(hào)，同時(shí)將其與標(biāo)準(zhǔn)時(shí)鐘信號(hào)相“與”（AND II），得到閘門(mén)時(shí)間內(nèi)被測(cè)信號(hào)高電平時(shí)間段標(biāo)準(zhǔn)信號(hào)的計(jì)數(shù)信號(hào)。系統(tǒng)中兩個(gè)非門(mén)（NOT I與NOT II）起到微延時(shí)的作用，使系統(tǒng)工作更加穩(wěn)定，測(cè)量更加準(zhǔn)確，其本身對(duì)信號(hào)的邏輯關(guān)系沒(méi)有任何影響。</p><p><b>　　3.3 計(jì)數(shù)器模塊</

19、b></p><p>　　圖3系統(tǒng)中有三個(gè)計(jì)數(shù)器模塊，其工作原理描述如下：當(dāng)計(jì)數(shù)使能端（en）上升沿到達(dá)時(shí)，計(jì)數(shù)器開(kāi)始對(duì)由clk端輸入的信號(hào)進(jìn)行計(jì)數(shù)，而計(jì)數(shù)使能端（en）下降沿到達(dá)后停止計(jì)數(shù)，同時(shí)將計(jì)數(shù)值鎖存并通過(guò)count_num端輸出，然后將計(jì)數(shù)器內(nèi)部計(jì)數(shù)值清零，以用于下一次計(jì)數(shù)。</p><p>　　在該系統(tǒng)中，需要對(duì)閘門(mén)時(shí)間內(nèi)各個(gè)信號(hào)的個(gè)數(shù)進(jìn)行計(jì)數(shù)，所以將實(shí)際閘門(mén)時(shí)間信號(hào)（同

20、步電路的輸出信號(hào)）作為三個(gè)計(jì)數(shù)器的計(jì)數(shù)使能信號(hào)。三個(gè)計(jì)數(shù)器中，計(jì)數(shù)器I用于對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器II用于對(duì)被測(cè)信號(hào)高電平時(shí)間段的標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)，計(jì)數(shù)器III用于對(duì)標(biāo)準(zhǔn)信號(hào)進(jìn)行計(jì)數(shù)。根據(jù)測(cè)量原理，假設(shè)閘門(mén)時(shí)間內(nèi)三個(gè)計(jì)數(shù)器的計(jì)數(shù)值分別為、和，標(biāo)準(zhǔn)信號(hào)的頻率為，那么可得被測(cè)信號(hào)的頻率為：</p><p><b>　?。?）</b></p><p><b>　

21、　占空比為：</b></p><p><b>　　（7）</b></p><p>　　3.4 有效信號(hào)產(chǎn)生模塊</p><p>　　圖3中，有效信號(hào)產(chǎn)生模塊是在每次測(cè)量完成產(chǎn)生新的數(shù)據(jù)之后，將其輸出端（valid）置高。該模塊利用實(shí)際閘門(mén)時(shí)間信號(hào)來(lái)產(chǎn)生輸出信號(hào)，若實(shí)際閘門(mén)時(shí)間信號(hào)為高，此時(shí)正處于測(cè)量過(guò)程中，該模塊的輸出（valid）

22、為低；當(dāng)實(shí)際閘門(mén)時(shí)間信號(hào)變?yōu)榈椭?，?shù)據(jù)測(cè)量完成，此時(shí)將模塊的輸出（valid）置為高電平。利用該信號(hào)可以控制FIFO寫(xiě)控制模塊每次將有效的數(shù)據(jù)寫(xiě)進(jìn)FIFO。</p><p>　　3.5 FIFO寫(xiě)控制模塊</p><p>　　FIFO寫(xiě)控制模塊的輸入信號(hào)有時(shí)鐘信號(hào)（clk）、復(fù)位信號(hào)（rst_n）、三個(gè)測(cè)量數(shù)據(jù)（Na、Nb和Nc）和數(shù)據(jù)有效信號(hào)（valid），模塊的輸出信號(hào)為FIFO寫(xiě)使

23、能信號(hào)（wen）、FIFO寫(xiě)數(shù)據(jù)信號(hào)（wdata）和寫(xiě)完成信號(hào)（w_done_f）。該模塊就是根據(jù)FIFO寫(xiě)數(shù)據(jù)的時(shí)序，在數(shù)據(jù)有效（valid為高）之后將測(cè)量所得的數(shù)據(jù)依次寫(xiě)進(jìn)FIFO中進(jìn)行緩存，在寫(xiě)完之后將寫(xiě)完成信號(hào)（w_done_f）置高。如果檢測(cè)到數(shù)據(jù)有效信號(hào)（valid）為低，則將寫(xiě)完成信號(hào)（w_done_f）置低。</p><p><b>　　4 系統(tǒng)軟件設(shè)計(jì)</b></p&

24、gt;<p>　　本文所設(shè)計(jì)的頻率計(jì)是利用FPGA內(nèi)嵌的Cortex-M3內(nèi)核完成數(shù)據(jù)的接收、處理和顯示工作，在Keil開(kāi)發(fā)平臺(tái)下利用C語(yǔ)言對(duì)系統(tǒng)軟件進(jìn)行設(shè)計(jì)。系統(tǒng)軟件的程序流程圖如圖4所示。</p><p>　　系統(tǒng)開(kāi)始運(yùn)行后，首先進(jìn)行系統(tǒng)初始化，包括初始化串口、初始化GPIO和初始化LCD12864等。之后系統(tǒng)就進(jìn)入了主循環(huán)，首先檢測(cè)寫(xiě)完成信號(hào)是否有效，如果無(wú)效則一直循環(huán)檢測(cè)，當(dāng)寫(xiě)完成信號(hào)有效之

25、后則停止檢測(cè)，按照順序依次讀取FIFO地址下的三個(gè)數(shù)據(jù)，然后按照公式計(jì)算出被測(cè)信號(hào)的頻率值和占空比值。接下來(lái)系統(tǒng)控制串口將數(shù)據(jù)傳輸至電腦，并利用GPIO控制外部LCD12864對(duì)測(cè)量結(jié)果進(jìn)行顯示。當(dāng)上述工作全部完成之后，再次檢測(cè)寫(xiě)完成信號(hào)，如果其仍然有效，則一直循環(huán)檢測(cè)此信號(hào)，直到其無(wú)效為止，然后回到主循環(huán)開(kāi)始處，執(zhí)行下一次循環(huán)。</p><p>　　圖4 系統(tǒng)軟件程序流程圖</p><p&g

26、t;<b>　　5 實(shí)驗(yàn)結(jié)果</b></p><p>　　5.1 FPGA模塊仿真</p><p>　　根據(jù)等精度測(cè)量的原理和FPGA模塊結(jié)構(gòu)設(shè)計(jì)，利用Verilog硬件描述語(yǔ)言對(duì)測(cè)頻、測(cè)占空比一體化設(shè)計(jì)結(jié)構(gòu)進(jìn)行設(shè)計(jì)，并利用ModelSim軟件對(duì)其整體進(jìn)行功能仿真。如圖5和圖6所示為頻率計(jì)的整體仿真結(jié)果，其中測(cè)試信號(hào)的頻率是5Hz，占空比為80%。從圖5中可以看出預(yù)置

27、閘門(mén)時(shí)間、被測(cè)信號(hào)和實(shí)際閘門(mén)時(shí)間等信號(hào)的時(shí)序與等精度測(cè)量原理圖相一致，同時(shí)測(cè)量所得的三個(gè)計(jì)數(shù)值準(zhǔn)確，與測(cè)試信號(hào)的頻率、占空比相符。從圖6中可以看出，F(xiàn)IFO寫(xiě)控制模塊按照時(shí)序要求將測(cè)量所得的三個(gè)數(shù)據(jù)依次輸出至FIFO中，同時(shí)在寫(xiě)完成之后將寫(xiě)完成標(biāo)志置高。</p><p>　　圖5 頻率計(jì)整體仿真結(jié)果</p><p>　　圖6 FIFO寫(xiě)控制模塊仿真結(jié)果</p><p&g

28、t;　　5.2 硬件實(shí)現(xiàn)與測(cè)試</p><p>　　利用Keil軟件完成Cortex-M3內(nèi)核軟件的設(shè)計(jì)工作，并將其產(chǎn)生的HEX文件導(dǎo)入京微雅格的EDA設(shè)計(jì)工具Primace中，與所設(shè)計(jì)的FPGA模塊一并生成比特流數(shù)據(jù)，并將其下載至M7開(kāi)發(fā)板中，按照設(shè)計(jì)結(jié)構(gòu)將外部引腳進(jìn)行連接，即完成了頻率計(jì)系統(tǒng)的硬件實(shí)現(xiàn)。該頻率計(jì)利用LCD12864對(duì)測(cè)試結(jié)果進(jìn)行顯示，采用自動(dòng)量程的方式，無(wú)需人工調(diào)整。</p>&

29、lt;p>　　利用本文所設(shè)計(jì)的頻率計(jì)對(duì)測(cè)試信號(hào)的頻率和占空比進(jìn)行測(cè)試，然后對(duì)結(jié)果進(jìn)行分析，如圖7所示為測(cè)試圖。</p><p><b>　　圖7 系統(tǒng)測(cè)試圖</b></p><p>　　表1是本頻率計(jì)的一組測(cè)試數(shù)據(jù)，通過(guò)對(duì)被測(cè)信號(hào)的頻率、占空比和測(cè)試所得的頻率值和占空比值相比較可知，在所給的測(cè)量范圍之內(nèi)，頻率測(cè)量誤差均小于，占空比測(cè)量誤差的絕對(duì)值均小于。測(cè)量結(jié)果

30、的誤差分布在同一個(gè)數(shù)量級(jí)，并沒(méi)有因?yàn)轭l率值的變化而變化，從而達(dá)到了等精度測(cè)量的目的。</p><p>　　表1 頻率計(jì)系統(tǒng)實(shí)驗(yàn)測(cè)試數(shù)據(jù)</p><p><b>　　6 結(jié)束語(yǔ)</b></p><p>　　本文以京微雅格公司的M7系列FPGA為設(shè)計(jì)載體，利用SOPC技術(shù)和等精度測(cè)量原理，在一片內(nèi)嵌Cortex-M3內(nèi)核的FPGA芯片上完成了頻率計(jì)

31、的設(shè)計(jì)，可以實(shí)現(xiàn)頻率測(cè)量和占空比測(cè)量功能。利用Verilog硬件描述語(yǔ)言完成FPGA模塊的設(shè)計(jì)，并利用ModelSim軟件對(duì)其進(jìn)行仿真驗(yàn)證。通過(guò)Keil軟件完成Cortex-M3內(nèi)核的軟件設(shè)計(jì)，利用Primace工具進(jìn)行分析、綜合，并最終下載到芯片中，完成系統(tǒng)的硬件實(shí)現(xiàn)。通過(guò)實(shí)際測(cè)試，系統(tǒng)可以很好地完成頻率測(cè)量與占空比測(cè)量功能，并達(dá)到了等精度測(cè)量的目的。</p><p><b>　　參考文獻(xiàn)</b

32、></p><p>　　張博，曹學(xué)沿，房亮. 基于VHDL的簡(jiǎn)易數(shù)字頻率計(jì)的設(shè)計(jì)[J]. 傳感器世界，2013（5）：29-34</p><p>　　陳尚志，胡榮強(qiáng)，胡合松. 基于FPGA自適應(yīng)數(shù)字頻率計(jì)的設(shè)計(jì)[J]. 中國(guó)測(cè)試技術(shù)，2007，33（2）：141-144</p><p>　　曹浩彤，劉艷. 基于430單片機(jī)的簡(jiǎn)易頻率計(jì)設(shè)計(jì)[J]. 微型機(jī)與應(yīng)用

33、，2014，33（21）：92-94</p><p>　　謝尚港，王佳豪，黃繼業(yè). 基于FPGA移相倍頻方式的頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)[J]. 自動(dòng)化與儀器儀表，2016（4）：29-31</p><p>　　NING Zehong, XU Dawang, DONG Zhanyong. Frequency measurement technique based on frequency conve

34、rsion[J]. Journal of Measurement Science and Instrumentation, 2013, 4(2): 146-149</p><p>　　郝統(tǒng)關(guān)，程明. 基于FPGA Nios II的等精度頻率計(jì)設(shè)計(jì)[J]. 電測(cè)與儀表，2009，46（518）：56-58</p><p>　　黎山峰，楊雷，孫建軍. 基于NiosⅡ的FPGA頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn)[

35、J]. 儀表技術(shù)與傳感器，2016（8）：105-108+112</p><p>　　黃俊，余水寶. 基于STC12C5A60S2的高頻高精度頻率計(jì)的設(shè)計(jì)[J]. 微型機(jī)與應(yīng)用，2012，31（17）：22-24</p><p>　　曹作寶，包曉敏，彭霄. 基于NIOS II的多功能數(shù)字頻率計(jì)的設(shè)計(jì)[J]. 工業(yè)控制計(jì)算機(jī)，2009（10）：74-75</p><p&g

36、t;　　DU BaoQiang, WANG YanFeng, CUI GuangZhao, et al. High-precision time and frequency measurement method combining time-space conversion and different frequency phase detection[J]. Science China(Physics, Mechanics &

37、 Astronomy), 2013, 56(11): 2110-2115</p><p>　　Fang Yiyuan, Chen Xuejun. Design of Equal Precision Frequency Meter Based on FPGA[J]. Engineering, 2012, 4 (10): 696-700</p><p>　　王慧. 基于FPGA高速高精度頻率測(cè)

38、量系統(tǒng)的實(shí)現(xiàn)[J]. 傳感器世界，2006（1）：27-29</p><p>　　李鑫彪，王笑怡. 基于FPGA的頻率測(cè)量?jī)x設(shè)計(jì)[J]. 微處理機(jī)，2014（10）：5-7</p><p>　　井新宇. 基于SOPC的FPGA Nios II嵌入式等精度頻率計(jì)設(shè)計(jì)[J]. 實(shí)驗(yàn)室研究與探索，2012，31（6）：217-220</p><p>　　許可行，劉延飛，羊

39、帆. 基于多周期同步測(cè)量的頻率計(jì)設(shè)計(jì)[J]. 國(guó)外電子測(cè)量技術(shù)，2016（9）：76-80.</p><p>　　謝尚港, 王佳豪, 黃繼業(yè). 基于FPGA移相倍頻方式的頻率計(jì)設(shè)計(jì)與實(shí)現(xiàn) [J]. 自動(dòng)化與儀器儀表, 2016, 04): 29-31.</p><p>　　Design of Equal Precision Frequency Meter Based on FPGA wit

40、h Embedded Cortex-M3 Core</p><p>　　WANG Lihua1, ZHOU Song-jiang1,2, GAO Shihao1,3, ZHANG Heng1</p><p>　　(1 School of Electronic Communication & Physics, Shandong University of Science &

41、Technology, Qingdao, China; 2 Institute of Information Photonics and Optical Communication, Beijing University of Posts and Telecommunications, Beijing, China; 3 Key Laboratory of Universal Wireless Communications, Minis

42、try of Education, Beijing University of Posts and Telecommunications, Beijing, China;)</p><p>　　Abstract: In order to solve the case of the traditional frequency meter cannot achieve equal precision in high

43、or low frequency measurement, improve the precision and performance of frequency meter, an equal precision frequency meter based on SOPC is designed in this paper. A FPGA chip that embedded Cortex-M3 as the system’s con

44、trolling core, through the design of FPGA module and Cortex-M3 module, and achieve data communication between FPGA and Cortex-M3 by FIFO with AHB interface, completing t</p><p>　　Key Words: frequency meter;

45、equal precision; SOPC; FPGA ;AHB;Cortex-M3</p><p><b>　　作者簡(jiǎn)介：</b></p><p>　　王立華（1971-），男，漢族，山東濰坊人，副教授，碩士生導(dǎo)師，主要從事嵌入式應(yīng)用、光伏發(fā)電技術(shù)和通信技術(shù)的教學(xué)與研究。通訊地址：山東省青島市黃島區(qū)前灣港路579號(hào)山東科技大學(xué)電子學(xué)院，郵編：266590，電話：13