開題報告表-基于fpga的信號發(fā)生器設(shè)計

1、<p>　　武漢輕工大學(xué)學(xué)生畢業(yè)設(shè)計（論文）學(xué)生開題報告表</p><p>　　注：1、課題類型：設(shè)計或論文 </p><p>　　2、課題來源：縱向課題、橫向課題或自擬課題，對于縱向和橫向課題并要求用括號括起填寫確切基金項目、企事業(yè)單位合同項目</p><p>　課題名稱基于FPGA的信號發(fā)生器設(shè)計課題類型設(shè)計</p><p>　

2、課題來源縱向?qū)?師</p><p>　學(xué)生姓名學(xué) 號專 業(yè)電子信息科學(xué)與技術(shù)</p><p>　開題報告內(nèi)容：（調(diào)研資料的準(zhǔn)備，目的、要求、思路與預(yù)期成果；任務(wù)完成的階段、 內(nèi)容及時間安排；完成設(shè)計（論文）所具備的條件因素等。）一、工程背景以硬件描述語言（Verilog 或 VHDL）所完成的電路設(shè)計，可以經(jīng)過簡單的綜合與布局，快速的燒錄至 FPGA 上進行測試，是現(xiàn)代

3、IC 設(shè)計驗證的技術(shù)主流。這些可編輯元件可以被用來實現(xiàn)一些基本的邏輯門電路（比如AND、OR、XOR、NOT）或者更復(fù)雜一些的組合功能比如解碼器或數(shù)學(xué)方程式。在大多數(shù)的FPGA里面，這些可編輯的元件里也包含記憶元件例如觸發(fā)器（Flip－flop）或者其他更加完整的記憶塊。系統(tǒng)設(shè)計師可以根據(jù)需要通過可編輯的連接把FPGA內(nèi)部的邏輯塊連接起來，就好像一個電路試驗板被放在了一個芯片里。一個出廠后的成品FPGA的邏輯塊和連接可以按照設(shè)計者而改變

4、，所以FPGA可以完成所需要的邏輯功能。FPGA一般來說比ASIC（專用集成芯片）的速度要慢，無法完成復(fù)雜的設(shè)計，但是功耗較低。但是他們也有很多的優(yōu)點比如可以快速成品，可以被修改來改正程序中的錯誤和更便宜的造價。廠商也可能會提供便宜的但是編輯能力差的FPGA。因為這些芯片有比較差的</p><p>　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。VHDL語言形式及描述風(fēng)格與句法類似于一般的計算機高級語言。

5、VHDL的程序結(jié)構(gòu)特點是，將一項工程設(shè)計實體（可以是一個元件，一個電路模塊或一個系統(tǒng)）分成外部（即端口）或內(nèi)部。在對一個設(shè)計實體定義了外部界面后，一旦其內(nèi)部開發(fā)完成，其它設(shè)計就可以直接調(diào)用這個實體。這種設(shè)計實體分成內(nèi)外部分的概念就是VHDL系統(tǒng)設(shè)計的基本點。軟件開發(fā)環(huán)境、工具MAX+PLUS II是Altera公司的第三代CPLD開發(fā)工具軟件，它集成了可編程邏輯器件的設(shè)計環(huán)境。它可以在多種平臺上運行提供了靈活和高效的界面。設(shè)計者無需精通

6、器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需用自己熟悉的設(shè)計輸入工具（原理圖，波形圖或硬件描述語言等）進行設(shè)計輸入。MAX+PLUS II將這些設(shè)計軟件換成目標(biāo)結(jié)構(gòu)所要求的格式，從而使設(shè)計者能夠輕松的掌握和使用MAX+PLUS II軟件。MAX+PLUS II具有以下特點：①開放的接口。②與結(jié)構(gòu)無關(guān)（指VHDL描述邏輯綜合前與結(jié)構(gòu)無關(guān)）。③多平臺。④完全集成化。⑤多種設(shè)計庫。⑥模塊化工具。⑦硬件描述語言（HDL）。⑧開放核的特點。⑨Megacore功能。A

7、SIC</p><p>　目標(biāo)器件利用EDA技術(shù)進行電子系統(tǒng)設(shè)計的下載與硬件驗證工具，主要包括： ①實驗或開發(fā)所需的各類信號模塊，包括時鐘、脈沖、高低電平等；②通用數(shù)字式和掃描驅(qū)動類接口，包括各類輸入顯示或指示模塊；③模擬器件及接口，包括模擬信號的放大，比較及A/D轉(zhuǎn)換模塊；④監(jiān)控程序模塊；⑤目標(biāo)芯片適配座以及FPGA/CPLD目標(biāo)芯片和編程下載電路。當(dāng)前，EDA的主要應(yīng)用方向為微控制器，ASIC和DSP等方面。

8、二、基于FPGA的信號發(fā)生器設(shè)計本設(shè)計采用基于VHDL的狀態(tài)機來實現(xiàn)信號發(fā)生器的設(shè)計，即用VHDL來設(shè)計信號發(fā)生器控制器，我們之所以選擇信號發(fā)生器，是因為信號與我們的日常生活息息相關(guān)，一切信息都是靠信號來傳遞。本設(shè)計采用基于狀態(tài)機的描述方法。無論與基于VHDL的其他設(shè)計方案相比，還是與可完成相同功能的CPU相比，狀態(tài)機都有難以超越的優(yōu)越性，主要表現(xiàn)在以下幾個方面：控制靈活方便，運行速度和工作可靠性高；結(jié)構(gòu)模式相對簡單，設(shè)計方案相對固定，

9、以及可定義符號化枚舉類型的狀態(tài)，對發(fā)揮VHDL綜合器強大的優(yōu)化功能提供了有利條件；狀態(tài)機容易構(gòu)成性能良好的同步時序模塊，有利于消除電路中的毛刺現(xiàn)象；在高速運算和控制方面，</p><p>　總體方案設(shè)計要求信號發(fā)生器，可以選擇多種的波形，在這里，我們只提供3種波形：正弦波、方波、三角波；最后的設(shè)計，要求能夠選擇波形，調(diào)節(jié)波形幅度與頻率。設(shè)計思路利用Verilog HDL編程，依據(jù)基本數(shù)字電路模塊原理進行整合。系統(tǒng)

10、各部分所需工作時鐘信號由輸入系統(tǒng)時鐘信號經(jīng)分頻得到，系統(tǒng)時鐘輸入端應(yīng)滿足輸入脈沖信號的要求。具備幅度和頻率可調(diào)功能，幅度通過兩個按鍵可以增減調(diào)節(jié)，頻率控制模塊則是一個簡易的計數(shù)器，控制步徑為100HZ的可調(diào)頻率，達到設(shè)計課題所要求的輸出波形頻率可調(diào)及幅度可調(diào)功能。幅度可調(diào)功能，可以在FPGA外部利用硬件電路實現(xiàn)?？傮w設(shè)計框圖如下圖1所示：圖1系統(tǒng)總體框圖三、計劃安排1．實驗設(shè)備目前配備1G內(nèi)存，華碩筆記本電腦配置高，上機時間充足。要求：

11、MAX+plus II軟件一套；EDA實驗（開發(fā)）平臺一套，提高計算機配置，增加上機時間。2．可能遇到困難與問題軟件操作不熟練，程序編寫不規(guī)范。軟件、硬件設(shè)計經(jīng)驗少。</p><p>　3.時間安排2013年3月18日-4月1日查閱資料，進一步熟悉Verilog HDL編程，熟悉MAX+PLUS 軟件的應(yīng)用2013年4月2日-4月20日完成設(shè)計方案，具體算法，編寫出信號發(fā)生器Verilog HDL語言，并通過

12、MAX+PLUS 軟件仿真驗證其正確性2013年4月21日-5月10日利用EDA實驗平臺對該設(shè)計進行模擬測試2013年5月11日-5月25日完成課題設(shè)計，總結(jié)寫論文四、參考文獻[1] 潘松，黃繼業(yè).EDA技術(shù)實用教程（第二版）.北京：科學(xué)出版社. 2005年2月[2]江國強.EDA技術(shù)與應(yīng)用.北京：電子工業(yè)出版社，2007年[3] 潘松，王國棟.VHDL實用教程.成都：電子科技大學(xué)出版社，2000年[4]王金明，楊吉斌.數(shù)字系統(tǒng)設(shè)計