課程設(shè)計報告--掩模版圖設(shè)計

1、<p><b>　　目錄</b></p><p><b>　　第1章 緒論1</b></p><p>　　1.1 版圖設(shè)計基礎(chǔ)知識的介紹1</p><p>　　1.1.1 版圖設(shè)計流程及步驟1</p><p>　　1.1.2 版圖設(shè)計規(guī)則2</p><p>

2、　　1.2 標(biāo)準(zhǔn)單元版圖設(shè)計2</p><p>　　1.2.1 標(biāo)準(zhǔn)單元簡史3</p><p>　　1.2.2 標(biāo)準(zhǔn)單元特性3</p><p>　　第2章 D觸發(fā)器介紹5</p><p>　　2.1 D觸發(fā)器簡介5</p><p>　　2.2 維持阻塞邊沿D觸發(fā)器5</p><p>

3、　　2.2.1 電路結(jié)構(gòu)5</p><p>　　2.2.2 工作原理6</p><p>　　2.2.3 仿真波形及狀態(tài)轉(zhuǎn)換圖6</p><p>　　2.3 真單相時鐘（TSPC）動態(tài)D觸發(fā)器7</p><p>　　2.3.1 電路結(jié)構(gòu)7</p><p>　　2.3.2 工作原理7</p>&l

4、t;p>　　2.3.3 仿真波形7</p><p>　　第3章 基于0.35μm工藝的帶復(fù)位D觸發(fā)器版圖設(shè)計9</p><p>　　3.1 D觸發(fā)器電路圖的設(shè)計步驟及電路圖9</p><p>　　3.2 D觸發(fā)器版圖的設(shè)計步驟及電路圖9</p><p>　　3.3 驗證方法及結(jié)果10</p><p>　

5、　3.3.1 DRC驗證10</p><p>　　3.3.2 LVS驗證11</p><p>　　第4章 心得體會12</p><p><b>　　參考文獻13</b></p><p><b>　　第1章 緒論</b></p><p>　　1.1 版圖設(shè)計基礎(chǔ)知識的介

6、紹</p><p>　　集成電路掩膜版圖設(shè)計是實現(xiàn)集成電路制造所必不可少的設(shè)計環(huán)節(jié)，它不僅關(guān)系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、成本與功耗。近幾年來迅速發(fā)展的計算機、通信、嵌入式或便攜式設(shè)備中集成電路的高性能低功耗運行都離不開集成電路掩模版圖的精心設(shè)計。集成電路掩模版圖設(shè)計是指將前端設(shè)計產(chǎn)生的門級網(wǎng)表通過EDA設(shè)計工具進行布局布線和進行物理驗證并最終產(chǎn)生供制造用的GDII數(shù)據(jù)的過程。

7、其主要職責(zé)有：芯片物理結(jié)構(gòu)分析、建立后端設(shè)計流程、版圖布局布線、版圖編輯、版圖物理驗證、聯(lián)絡(luò)代工廠并提交生產(chǎn)數(shù)據(jù)。</p><p>　　掩模版圖設(shè)計是創(chuàng)建工程制圖（網(wǎng)表）的精確的物理描述的過程，而這一物理描述遵守由制造工藝、設(shè)計流程以及通過仿真顯示為可行的性能要求所帶來的一系列約束。通俗一點說，IC版圖設(shè)計就是按照電路圖的要求和一定的工藝參數(shù)，設(shè)計出元件的圖形并進行排列互連，以設(shè)計出一套供IC制造工藝中使用的光刻

8、掩膜版圖形。版圖是一組相互套合的圖形，各層版圖相應(yīng)于不同的工藝步驟，每一層版圖用不同的圖案來表示。版圖與采用的制備工藝緊密相關(guān)。</p><p>　　1.1.1 版圖設(shè)計流程及步驟</p><p>　　版圖設(shè)計的流程是由設(shè)計方法決定的。版圖設(shè)計方法可以從不同的角度進行分類，如果按照自動化程度，大致可以分為三類：全自動設(shè)計、半自動設(shè)計和手工設(shè)計。版圖設(shè)計的一般流程可以表述為：首先把整個電路劃

9、分成若干個模塊；然后對版圖進行規(guī)劃，確定各個模塊在芯片中的具體位置；完成各個模塊的版圖及模塊之間的互連；最后對版圖進行驗證?；驹O(shè)計流程如圖所示。一般把版圖設(shè)計分成若干個子步驟進行： （1）劃分：為了將處理問題的規(guī)?？s小，通常把整個電路劃分成若干個模塊。 </p><p>　?。?）版圖：規(guī)劃和布局是為了每個模塊和整個芯片選擇一個好的布圖方案。 （3）布線：完成模塊間的互連，并進一步優(yōu)化布線結(jié)果。 （4）壓

10、縮：是布線完成后的優(yōu)化處理過程，他試圖進一步減小芯片的面積。</p><p>　　1.1.2 版圖設(shè)計規(guī)則</p><p>　　為了提高器件的集成度，在版圖設(shè)計中要定義一系列的設(shè)計規(guī)則，設(shè)計規(guī)則通常有λ準(zhǔn)則和微米準(zhǔn)則。</p><p>　　λ準(zhǔn)則：用單一參數(shù)λ表示版圖規(guī)則，所有的幾何尺寸都與λ成線性比例。</p><p>　　微米準(zhǔn)則：用微米

11、表示版圖規(guī)則中注入最小特征尺寸和最小允許間隔的絕對尺寸。</p><p>　　隨著工藝水平的不斷進步，器件的特征尺寸越來越小，使得一些尺寸做不到按比例縮小，如接觸孔、通孔等，需要單獨定義其尺寸。因此，以λ為單位的設(shè)計規(guī)則在深亞微米集成電路的設(shè)計中局限性越來越明顯。目前的深亞微米集成電路設(shè)計一般采用一微米為單位的設(shè)計規(guī)則。一微米為單位的設(shè)計規(guī)則，對不同的工藝要求有不同的尺寸，因此設(shè)計的復(fù)雜性大大提高。</p&

12、gt;<p>　　基本設(shè)計規(guī)則主要包括：線寬規(guī)則、間距規(guī)則、交疊規(guī)則、延伸規(guī)則、包圍規(guī)則、最小面積規(guī)則等。</p><p>　　線寬規(guī)則：通常指的是版圖中多邊形的最小寬度。</p><p>　　間距規(guī)則：是多邊形之間最小距離的規(guī)則，定義間距規(guī)則是為了避免兩個多邊形之間形成短路。</p><p>　　包圍規(guī)則：指一層與另一層線條之間交疊并將其包圍的最小尺

13、寸。</p><p>　　延伸規(guī)則：指的是兩層交疊，一層要伸出另一層的最小尺寸。</p><p>　　交疊規(guī)則：指的是兩層多邊形相交疊，兩層之間的最小尺寸。</p><p>　　1.2 標(biāo)準(zhǔn)單元版圖設(shè)計</p><p>　　邏輯單元庫是構(gòu)建模塊的集合，由于這種庫具有通用接口實現(xiàn)和規(guī)則結(jié)構(gòu)，所以通常稱為“標(biāo)準(zhǔn)單元”庫。</p>&

14、lt;p>　　單元庫提供了用于綜合的功能構(gòu)建模塊，同時為布局布線提供這些單元的版圖描述。值得注意的是，硬件描述語言（HDL）綜合的過程將所選擇的邏輯單元限制在了那些庫中所提供的單元中。這也確保了在使用布局布線工具進行設(shè)計時單元的物理或版圖描述一定存在。</p><p>　　1.2.1 標(biāo)準(zhǔn)單元簡史</p><p>　　掌握標(biāo)準(zhǔn)單元所要求的版圖特性的一種方式，是去了解它們的發(fā)展史以及隱

15、含于發(fā)展中的深層次原因。一旦我們掌握了設(shè)計過程中隱含的概念和方法，完全領(lǐng)會標(biāo)準(zhǔn)單元本身的版圖設(shè)計要求也就會變得更加容易。</p><p>　　開發(fā)出標(biāo)準(zhǔn)單元庫的原因是:</p><p>　　對于全定制設(shè)計來說，獨立模塊的規(guī)模變得過于龐大和復(fù)雜，因此就存在著加快電路和版圖設(shè)計過程的需要。</p><p>　　缺乏具有手工實現(xiàn)復(fù)雜全定制模塊設(shè)計能力的專業(yè)人員，而自動化工

16、具緩解了這個問題。</p><p>　　典型加工工藝的進步，包括布線金屬層從1層金屬增加到2層金屬或3層金屬。對最佳結(jié)果的實現(xiàn)，這進一步增加了全定制版圖設(shè)計過程的復(fù)雜性。</p><p>　　甚至在全定制設(shè)計流程中，當(dāng)構(gòu)建模塊以預(yù)定義的標(biāo)準(zhǔn)來實現(xiàn)時，規(guī)模在20個單元以上的布局布線會更加容易。而單元接口的標(biāo)準(zhǔn)化在庫中就可以實現(xiàn)了。</p><p>　　1.2.2 標(biāo)準(zhǔn)

17、單元特性</p><p>　　電路設(shè)計相關(guān)特征：每個單元的功能、電源特性都要經(jīng)過測試、分析和說明。通常會先生產(chǎn)一塊測試芯片，然后通過實際的硅芯片對每個單元的性能進行分析；為每種單元類型設(shè)計多種驅(qū)動強度的實現(xiàn)。</p><p>　　標(biāo)準(zhǔn)單元基本形狀相關(guān)特征：在標(biāo)準(zhǔn)單元版圖設(shè)計期間，用預(yù)先定義的模版建立單元以保證滿足所有的要求；所有單元都是矩形的；對于特定的行或芯片區(qū)域，所有單元都是等高的。一

18、個庫可能包含很多種標(biāo)準(zhǔn)單元的集合；每個單元的長度是由粗柵格的倍數(shù)構(gòu)成的；對整個庫來說，電源線要有預(yù)先定義的寬度和位置——在整個單元長度范圍內(nèi)，電源線的寬度總是一致的。</p><p>　　單元接口相關(guān)特性：所有輸入輸出端口都擁有預(yù)先定義的類型、層、位置、尺寸和接口點；單元接口設(shè)計可以共享一些設(shè)計；矩形形狀和對每個布線層的顯示屏蔽也是每個單元的特點；所有的不能共用的多邊形和單元邊界之間的距離必須等于設(shè)計規(guī)則中層間距

19、的一半，以確保相鄰單元連接時結(jié)構(gòu)的正確。</p><p>　　第2章 D觸發(fā)器介紹</p><p>　　2.1 D觸發(fā)器簡介</p><p>　　鎖存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路，鎖存器是一種基本的記憶器件，它能夠儲存一位元的數(shù)據(jù)。由于它是一種時序性的電路，所以觸發(fā)器不同于鎖存器，它是一種時鐘控制的記憶器件，觸發(fā)器具有一個

20、控制輸入訊號 (CLOCK)。CLOCK訊號使觸發(fā)器只在特定時刻才按輸入訊號改變輸出狀態(tài)。若觸發(fā)器只在時鐘CLOCK由L到H (H到L) 的轉(zhuǎn)換時刻才接收輸入，則稱這種觸發(fā)器是上升沿 (下降沿) 觸發(fā)的。</p><p>　　D觸發(fā)器可用來儲存一位的數(shù)據(jù)。通過將若干個觸發(fā)器連接在一起可儲存多位元的數(shù)據(jù)，它們可用來表示時序器的狀態(tài)、計數(shù)器的值、電腦記憶體中的ASCII碼或其他資料。</p><p

21、>　　D觸發(fā)器是最常用的觸發(fā)器之一。對于上升沿觸發(fā)D觸發(fā)器來說，其輸出Q只在CLOCK由L到H的轉(zhuǎn)換時刻才會跟隨輸入D的狀態(tài)而變化，其他時候Q則維持不變。</p><p>　　2.2 維持阻塞邊沿D觸發(fā)器</p><p>　　維持阻塞型D 觸發(fā)器(DFF) 具有不受時鐘信號控制的異步預(yù)置端和清零輸入端,因此具有快速反應(yīng)的“即時”作用。本文論述的是可以利用DDF清零輸入段即時性,設(shè)計更

22、為高效、可靠和靈活的去抖電路,并結(jié)合AL TEAR 的MAX + plusII 平臺圖形輸入方式給出具體的設(shè)計方法和仿真結(jié)果。本設(shè)計不僅具有實用參考價值, 而且能有效彌補由CPLD 或FPGA 組成的EDA 設(shè)備缺少硬件去抖電路的缺陷。</p><p>　　2.2.1 電路結(jié)構(gòu)</p><p>　　維持阻塞式邊沿D觸發(fā)器的邏輯圖如圖2-1所示和邏輯符號如圖2-2所示。該觸發(fā)器由六個與非門組

23、成，其中G1、G2構(gòu)成基本RS觸發(fā)器，G3、G4組成時鐘控制電路，G5、G6組成數(shù)據(jù)輸入電路。和分別是直接置0和直接置1端，有效電平為低電平。分析工作原理時，設(shè)和均為高電平，不影響電路的工作。電路工作過程如下。</p><p>　　圖2-1 邏輯電路圖 圖2-2 邏輯符號圖 </p><p>　　2.2.2 工作原理</p>

24、<p>　　維持阻塞D觸發(fā)器在CP脈沖的上升沿產(chǎn)生狀態(tài)變化，觸發(fā)器的次態(tài)取決于CP脈沖上升沿前D端的信號，而在上升沿后，輸入D端的信號變化對觸發(fā)器的輸出狀態(tài)沒有影響。如在CP脈沖的上升沿到來前=0，則在CP脈沖的上升沿到來后，觸發(fā)器置0；如在CP脈沖的上升沿到來前=1，則在CP脈沖的上升沿到來后觸發(fā)器置1。</p><p>　　2.2.3 仿真波形及狀態(tài)轉(zhuǎn)換圖</p><p>

25、;　　仿真結(jié)果如圖2-3所示：圖（a）為狀態(tài)轉(zhuǎn)換圖和圖（b）為仿真波形圖。</p><p>　　圖2-3 仿真結(jié)果圖</p><p>　　2.3 真單相時鐘（TSPC）動態(tài)D觸發(fā)器</p><p>　　2.3.1 電路結(jié)構(gòu)</p><p>　　如圖2-4所示為一個用TSPC原理構(gòu)成的上升沿D觸發(fā)器的電路圖。電路由11個晶體管構(gòu)成，分為四級。當(dāng)

26、時鐘信號為低電平時，第一級作為一個開啟的鎖存器接收輸入信號，而第二級的輸出節(jié)點被預(yù)充電。在此期間，第三級和第四級保持原來的輸出狀態(tài)。當(dāng)時鐘信號由低電平變換到高電平時，第一級不再開啟而且第二級開始定值。同時，第三級變?yōu)殚_啟而且將采樣值傳送到輸出。注意，最末級(反相器)只用于獲得不反相的輸出電平。</p><p>　　圖2-4基于TSPC原理構(gòu)成的動態(tài)D觸發(fā)器</p><p>　　2.3.2

27、工作原理</p><p>　　如上圖2-4所示，電路由11個晶體管構(gòu)成，分為四級。當(dāng)時鐘信號為低電平時，第一級作為一個開啟的鎖存器接收輸入信號，而第二級的輸出節(jié)點被預(yù)充電。在此期間，第三級和第四級保持原來的輸出狀態(tài)。當(dāng)時鐘信號有低電平變換到高電平時，第一級不在開啟而且第二級開始定值。同時，第三級變?yōu)殚_啟而且將采樣值傳送到輸出。注意，最末級（反相器）只用于獲得不反相的輸出電平。</p><p&g

28、t;　　2.3.3 仿真波形</p><p>　　如圖2-5所示為仿真波形圖：</p><p>　　圖2-5 基于TSPC原理構(gòu)成的動態(tài)D觸發(fā)器仿真波形</p><p>　　第3章 基于0.35μm工藝的帶復(fù)位D觸發(fā)器版圖設(shè)計</p><p>　　3.1 D觸發(fā)器電路圖的設(shè)計步驟及電路圖</p><p>　?。?）進入

29、UNIX系統(tǒng)，Open terminal即打開終端；</p><p>　?。?）icfb&→回車→進入Cadence軟件,即會彈出Icfb-Log:/home/004/CDS.log對話框；</p><p>　　（3）新建一個單元：File→New→Cellview→在Cellname中輸人“D-TSPC”→View name:Schematic→Tool:Composer—Sch

30、ematic;即可以彈出Virtuoso@ Schematic Editing: D-TSPC Schematic對話框，開始電路圖的繪制；</p><p>　　(4) 畫PMOS管：快捷鍵i→進入Add Instance窗口→單擊Browse→Library里選擇analogLib→Cell里選擇pbsim4→View里選擇symbol→close→修改參數(shù)（Width,Length）;</p>

31、<p>　?。?） NMOS管、vdd、gnd的畫法與步驟4相同；</p><p>　?。?）輸入輸出信號的繪制：快捷鍵p→彈出“Add Pin”對話框→Direction里選擇input/output→pin Names里寫入D/CLK/Q;</p><p>　?。?）連線：快捷鍵W→連接即可；這樣就可以得到如圖3-1所示的電路圖。</p><p>　　

32、圖3-1 帶復(fù)位D觸發(fā)器原理圖</p><p>　　3.2 D觸發(fā)器版圖的設(shè)計步驟及電路圖</p><p>　?。?）在Icfb-Log:/home/004/CDS.log對話框中，F(xiàn)ile→New→Cellview→在Cellname：“D-TSPC”→View name:Layout→Tool:Composer—Virtuoso，即彈出Virtuoso@ Layout Editing

33、: luwei D-TSPC Layout對話框；</p><p><b>　　根據(jù)電路圖繪制版圖</b></p><p>　　將電路圖分成4部分來繪制版圖：</p><p>　　先畫pmos管，畫出出有源區(qū)，注意寬度為2.1um；其次畫出柵，注意長度為0.35um;其次是襯底連接；看好串并聯(lián)，源極和漏極的連接，源極和源極的連接等；在打接觸孔后

34、一定要畫出金屬層；最后不能忘記離子注入?yún)^(qū)SP、SN和N阱的繪；</p><p>　　畫nmos管，其繪制類似于pmos；</p><p>　　完成整個TSPC-D觸發(fā)器的繪制及繪制輸入、輸出；</p><p>　　作標(biāo)簽：注意一定要用TTXT，然后用快捷鍵l，寫上標(biāo)簽即可，標(biāo)簽上出現(xiàn)的字為白色的才是對的，這一點是非常值得注意的。畫好的版圖如圖3-2所示。</p

35、><p>　　圖3-2 帶復(fù)位D觸發(fā)器版圖</p><p>　　3.3 驗證方法及結(jié)果</p><p>　　為了縮短集成電路的設(shè)計周期，確保設(shè)計完成后一次流片成功，必須借助計算機和EDA工具軟件的強大功能，對版圖設(shè)計進行高效而全面的驗證，盡可能把版圖設(shè)計中的錯誤在制版之間全部查出并加以改正。</p><p>　　3.3.1 DRC驗證</p

36、><p>　　打開要驗證單元的版圖界面，點擊Calibre→RUN DRC，彈出在菜單欄上，在RUN DRC中填入規(guī)則路徑（/home/student01/035um_mix_design_rule/drc），給出錯誤文件的路徑，即可將錯誤報告與Virtuoso的圖形界面結(jié)合起來，根據(jù)錯誤層的提示，在圖中直接修改即可。根據(jù)錯誤報告的提示，修改版圖的步驟為：</p><p>　?。?）將錯誤文件

37、導(dǎo)入Virtuoso界面。</p><p>　　（2）找到錯誤層，根據(jù)錯誤提示進行修改。</p><p>　?。?）更新編譯規(guī)則文件，進行DRC驗證，重復(fù)上述（1），（2）操作，直至版圖完全通過DRC驗證。</p><p>　　3.3.2 LVS驗證</p><p>　　打開要驗證單元的版圖界面，點擊Calibre→RUN LVS，彈出在菜單

38、欄上，在LVS RUN File中填入規(guī)則路徑（/home/student01/035um_mix_design_rule/lvs/smic_035_mix_cal_lvs/smic spzt_Cal035_mix_pzmtx_poly.lvs）;設(shè)置input，選擇相應(yīng)的電路圖：要先導(dǎo)入相應(yīng)的電路圖（方法：icfb_log中File→Export→CDL）在CDL中選擇Analog從Library Browser選擇dcf（schem

39、atic）OutputFile為dcf.cdl，修改好后OK將inputs的Netlist File改為dcf..cdl，然后點擊view查看dcf.cdl文件的規(guī)則，進行修改：PM改為P33，NM修改為N33，然后保存。進行RUN LVS。給出錯誤文件的路徑，即可將錯誤報告與Virtuoso的圖形界面結(jié)合起來，根據(jù)錯誤層的提示，在圖中直接修改即可。根據(jù)錯誤報告的提示，修改版圖的步驟為：</p><p>　?。?

40、）將錯誤文件導(dǎo)入Virtuoso界面。</p><p>　?。?）找到錯誤層，根據(jù)錯誤提示進行修改。</p><p>　?。?）更新編譯規(guī)則文件，進行DRC驗證，重復(fù)上述（1），（2）操作，直至版圖完全通過DRC驗證。</p><p><b>　　心得體會</b></p><p>　　通過本周的課程設(shè)計，讓我重新復(fù)習(xí)了D

41、觸發(fā)器和D鎖存器的區(qū)別，讓我學(xué)會了在畫圖之前，要先要統(tǒng)籌地規(guī)劃版圖的各個部分，這次的課程程設(shè)計是我自己規(guī)劃出來的版圖，是我大大的鍛煉了一下我的能力。當(dāng)然，我能夠完成這次的版圖課程設(shè)計，還離不開老師的悉心指導(dǎo)。</p><p>　　首先，我對于基于TSPC原理構(gòu)成的動態(tài)D觸發(fā)器的工作原理有進一步理解。同時從按照0.35um工藝基于TSPC原理的D觸發(fā)器設(shè)計版圖設(shè)計中，對于0.35um設(shè)計規(guī)則更加熟悉，對于設(shè)計版圖的

42、一些技巧以及快捷鍵使用更加熟練。在DRC驗證中，進一步加深熟悉設(shè)計規(guī)則中應(yīng)該注意到的一些地方。通過幾次修改與DRC驗證，除了面積百分比無法達(dá)到規(guī)則，其他要求均達(dá)到。在這次最大的收獲還是提高自己的動手能力，完全有自己完成電路圖到版圖的設(shè)計以及最后的驗證，熟悉整了個操作過程。因此本次課程設(shè)計對于提高自身在版圖設(shè)計方面能力起到重要的作用。</p><p>　　在這次的課程設(shè)計中，我深深地感受到做課程設(shè)計是要真真正正用心

43、去做的一件事情，是真正的自己學(xué)習(xí)的過程和研究的過程，沒有學(xué)習(xí)就不可能有研究的能力，沒有自己的研究，就不會有所突破，那也就不叫課程設(shè)計了。希望這次的經(jīng)歷能讓我在以后學(xué)習(xí)和工作中激勵我繼續(xù)進步。</p><p><b>　　參考文獻</b></p><p>　　COMS數(shù)字集成電路分析：分析與設(shè)計 第3版/（美）康松墨，（美）列波列比西著；王志功等譯。北京：電子工業(yè)出版社

44、，2009.6</p><p>　　王竇志 COMS數(shù)字集成電路分析與設(shè)計 電子工藝出版社2009.6</p><p>　　林明祥 集成電路制造工藝北京：機械工業(yè)出版社. 2005.9： 2-3</p><p>　　劉科 .電路原理.北京交通大學(xué)出版社 2007.5</p><p>　　胡曉慧[1,2] 沈繼忠[1,2] 周威[1] 低功耗