fpga課程設計---基于ram的十口8位計數(shù)器

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文檔簡介

1、　　FPGA課程設計報告　　題目：基于RAM的十口8位計數(shù)器 　　院系：通信與信息工程學院 　　專業(yè)班級： 　　學生姓名：

2、 　　導師姓名： 　　起止時間： 2012-9-10 至 2012-9-21 　　年月日　　FPGA課程設計報告提綱</p&g

3、t;　　任務　　用一個10×8的雙口RAM完成10個8位計數(shù)器，計數(shù)器的初值分別為1~10，時鐘頻率為1MHz，計數(shù)器計數(shù)頻率為1Hz。　　用FPGA開發(fā)板上的按鍵作為計數(shù)器計數(shù)值的輸出選擇控制，數(shù)碼管（或led）作為選擇計數(shù)器的計數(shù)值輸出。<

4、;p>　　目的　　采用RAM實現(xiàn)計數(shù)器及FPGA功能驗證　　使用環(huán)境 (軟件/硬件環(huán)境，設備等)　　前仿 modelsim 6.1f　　后仿 Quartus II 10.1<p

5、>　　FPGA課程設計詳細內容　　4.1 技術規(guī)范　　功能：　　先由復位鍵從選定的RAM地址中讀出預置的8位初值存入計數(shù)模塊。 　　2. 由開始鍵開始計數(shù)，暫停鍵暫停計數(shù)并同時存入RAM中

6、以選定的存儲單元。　　3. 雙端口RAM為10×8RAM由一個地址切換鍵按順序切換1~10個地址端口。　　4.系統(tǒng)工作流程：　　切換端口讀出數(shù)據(jù)開始計數(shù) 暫停計數(shù) 存入數(shù)據(jù)&l

7、t;b>　　計數(shù)流程　　5．切換端口讀出數(shù) 七段顯示譯碼器譯碼輸出到數(shù)碼管顯示　　讀取結果輸出流程　　分頻：1Hz的秒計時頻率，用來進行秒計時；　　4.2 設計方案<

8、;/b>　　信號定義：　　Clk_50MHz　　clk_1Hz　　reset clk_1MHz

9、　　分頻：1Hz的秒計時頻率，用來進行秒計時　　分頻：時鐘信號clk_50MHz；　　分頻信號 clk_1Hz；　　分頻信號 clk_1MHz；　　clk

10、;　　clk_1hz　　dout [7:0]din[7:0]　　start　　startreset　　切換端口讀出數(shù)據(jù) 開始計數(shù) 暫停計數(shù) 存入數(shù)據(jù)&

11、lt;/p>　　計數(shù)：開始計數(shù) start　　計數(shù)器復位 reset；　　計數(shù)輸出 din[7:0]；　　計數(shù)置數(shù) add；　　dout&l

12、t;p>　　顯示模塊　　RAM：10×8的RAM存儲陣列10個字每個子8位　　輸入端輸入地址 wr_address [3:0]；　　輸入數(shù)據(jù) din[7:0]；　　上升沿有效寫入信號 wr；&

13、lt;p>　　輸出端輸出地址rd_address[3:0]；　　輸出數(shù)據(jù) dout[7:0]；　　上升沿有效讀信號 rd；　　地址劃分：　　4.3 功能驗證方案　?。?）驗證對象及目的

14、　　本驗證方案將描述對雙端口RAM計數(shù)器的驗證。在本文中驗證指使用軟件工具對其功能進行驗證。　　雙端口RAM計數(shù)器功能和指標的詳細描述請參見《雙端口RAM計數(shù)器技術規(guī)范.doc》　　在本文所描述的驗證過程中側重對RAM數(shù)據(jù)的讀取進行驗證，指標主要在硬件驗證和測試過程中完成。

15、;　　在本驗證過程中將驗證以下內容：　　（2）驗證環(huán)境及工具　　根據(jù)情況驗證過程將使用以下的環(huán)境和工具進行：　　a)windows環(huán)境下使用ModelSim仿真工具；　　b)windows環(huán)境下使用QuartusII工具。 　　為

16、進行驗證還應當建立仿真激勵模塊　?。?）預確認　　a.系統(tǒng)主要技術參數(shù)；　　經(jīng)分析，系統(tǒng)的的主要參數(shù)包括：引腳數(shù)目，引腳工作電壓，電源電壓，系統(tǒng)的工作頻率。　　b.系統(tǒng)的模塊數(shù)目及各模塊實現(xiàn)的功能及如何知道模塊工作正常；</p&

17、gt;　　c.總模塊驗證，看總系統(tǒng)是否正常工作。　　( 4)仿真確認：　　a.目的　　初步確認系統(tǒng)是否完成預期設計的功能；　　先分析芯片所有模塊連接關系，如下圖</p&

18、gt;　　b.逐個完成各個模塊的驗證　?、俜诸l模塊：由于系統(tǒng)提供的頻率為50MHz而計數(shù)時需要的是每秒那樣計數(shù)，故需要將50MHz分頻為1Hz.可為該程序編寫激勵，得到輸出，用輸出的頻率與想要得到的1Hz的信號進行比較，即可驗證。　　②計數(shù)模塊：編寫完成后可通過查看仿真圖形確認計數(shù)范圍，位寬等功能的正確。&l

19、t;p>　?、跼AM存取模塊：需在仿真中編寫測試激勵對RAM進行存取驗證，在仿真圖形中確認RAM的存取功能的正確性。　?、茱@示模塊：把計數(shù)的結果通過七段顯示譯碼器顯示在數(shù)碼管上，觀察數(shù)碼管上的數(shù)字變化規(guī)律即可驗證顯示模塊是否正確。　　c.驗證空標志產(chǎn)生邏輯：　　先將復位信號置0(有效)，在一定時間內看系統(tǒng)是

20、否產(chǎn)生空標志；　　d.驗證正常情況下的信號：　　系統(tǒng)運行時，讓復位信號為1（即復位無效），根據(jù)輸入信號得出輸出信號，與想要得到的信號進行比較。　　4.4 電路設計源代碼，功能仿真激勵源代碼及功能仿真結果報告　　分頻器模塊：</p

21、>　　module FPQ (clk_50MHz,clk_1MHz,reset,clk_1Hz);　　input clk_50MHz,reset;　　output clk_1MHz,clk_1Hz；　　reg clk_1Hz=0; 　　reg

22、clk_1MH　　z=0;　　reg [31:0] cnt1=32'd0;　　reg [31:0] cnt2=32'd0;　　always@(posedge clk_50MHz or negedge reset)<

23、;/p>　　begin　　if(!reset)　　clk_1Hz<=32'd0;　　else　　begin</

24、p>　　if(cnt1==32'd100)　　begin　　cnt1<=32'd0;clk_1Hz<=~clk_1Hz;　　end<b

25、>　　else　　cnt1<=cnt1+32'd1;　　end 　　end 　　always@(posedge clk_50MHz or negedge

26、reset)　　begin　　if(!reset)　　clk_1MHz<=32'd0;　　else　　begin</

27、b>　　if(cnt2==32'd255)　　begin　　cnt2<=32'd0;　　clk_1MHz<=~clk_1MHz;　　end&

28、lt;/b>　　else　　cnt2<=cnt2+32'd1;　　end　　end <b&

29、gt;　　endmodule　　分頻器模塊激勵：　　module FPQ_test;　　reg clk_50MHz,reset;　　wire clk_1MHz;wire clk_1Hz;&l

30、t;p>　　always # 2 clk_50MHz=~clk_50MHz;　　FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(clk_1MHz),.clk_1Hz(clk_1Hz));　　initial<

31、;b>　　begin　　reset<=0;　　clk_50MHz<=0;　　#100 reset<=1;　　end<p&g

32、t;　　endmodule　　計數(shù)器模塊：　　module JSQ(start,data,clk_1Hz,add,c_out); 　　input clk_1Hz,add;　　input start

33、;　　input [7:0]data;　　output c_out;　　reg [7:0] c_out; 　　always@(posedge clk_1Hz or negedge add )　　begin<

34、/b>　　if(!add)　　begin　　c_out<=data;　　end　　el

35、se 　　begin 　　if(start)　　begin　　c_out<=c_out+8'd1;

36、　　if(c_out==8'd255)　　begin 　　c_out<=0;　　end 　　else<

37、;/b>　　c_out<=c_out+8'd1;　　end　　else　　c_out<=c_out;　　end

38、　　end　　endmodule　　計數(shù)器激勵：　　module JSQ_test; 　　reg

39、 start,add;　　reg clk_1Hz;　　reg [7:0]data;　　wire [7:0] c_out;　　always #1 clk_1Hz=~clk_1Hz; 　　JSQ jsq(.start(start),

40、.add(add),.clk_1Hz(clk_1Hz),.data(data),.c_out(c_out));　　initial　　begin　　clk_1Hz=0;　　add=

41、0;　　start=0;　　data=8'd1;　　#15 add=1;　　#15 start=1;　　#600 start=0;<

42、p>　　end 　　endmodule 　　數(shù)碼管顯示模塊：　　module SMG (clk_1MHz,data,data_g,data_s,data_b);　　input[7:0] d

43、ata;　　input clk_1MHz；　　output data_b;　　output data_s;　　output data_g;　　reg[6:0]data_b; 　　reg[6

44、:0]data_s;　　reg[6:0]data_g; 　　reg [7:0]mid_b;　　reg [7:0]mid_s;　　reg [7:0]mid_g;　　always@(posedge clk_1MHz)

45、;　　begin　　mid_b<=data/100;　　mid_s<=data%100/10;　　mid_g<=data%10;　　end

46、;　　always@(mid_b)　　begin　　case(mid_b)　　7'd0:data_b<=7'hC0;　　7'd1:data_b<=7'hF9;</

47、p>　　7'd2:data_b<=7'hA4;　　7'd3:data_b<=7'hB0;　　7'd4:data_b<=7'h99;　　7'd5:data_b<=7'h92;&

48、lt;p>　　7'd6:data_b<=7'h82;　　7'd7:data_b<=7'hf8;　　7'd8:data_b<=7'h80;　　7'd9:data_b<=7'h90;

49、　　default:data_b<=7'hC0;　　endcase　　end　　always@(mid_s)　　begin

50、　　case(mid_s)　　7'd0:data_s<=7'hC0;　　7'd1:data_s<=7'hF9;　　7'd2:data_s<=7'hA4;　　7'd3:data_s

51、<=7'hB0;　　7'd4:data_s<=7'h99;　　7'd5:data_s<=7'h92;　　7'd6:data_s<=7'h82;　　7'd7:data_s<=7&#

52、39;hf8;　　7'd8:data_s<=7'h80;　　7'd9:data_s<=7'h90;　　default:data_s<=7'hC0;　　endcase</p

53、>　　end　　always@(mid_g)　　begin　　case(mid_g)　　7'd0:data_g<=7'hC0;

54、　　7'd1:data_g<=7'hF9;　　7'd2:data_g<=7'hA4;　　7'd3:data_g<=7'hB0;　　7'd4:data_g<=7'h99;<p&

55、gt;　　7'd5:data_g<=7'h92;　　7'd6:data_g<=7'h82;　　7'd7:data_g<=7'hf8;　　7'd8:data_g<=7'h80;　　7&#

56、39;d9:data_g<=7'h90;　　default:data_g<=7'hC0;　　endcase　　end　　endmodule</b

57、>　　數(shù)碼管顯示模塊激勵：　　module SMG_test;　　reg[7:0] data;　　reg clk_1MHz; 　　wire [6:0]data_g;　　wire [6

58、:0]data_s;　　wire [6:0]data_b;　　SMG smg(.data(data),.clk_1MHz(clk_1MHz),.data_g(data_g),.data_s(data_s),.data_b(data_b));　　always # 10 clk_1MHz=~clk_1MHz;<

59、/p>　　initial 　　begin　　data=0;clk_1MHz=0;　　#25 data=35;　　#25 data=15;<

60、p>　　#25 data=93　　end　　endmodule　　RAM模塊：　　module RAM(reset,wr,wr_clk,wr_addre

61、ss,din,rd,rd_clk,rd_address,dout);　　input wr,wr_clk,reset;　　input [3:0]wr_address;　　input [7:0]din;　　input rd,rd_clk;<p&g

62、t;　　input [3:0]rd_address; 　　output [7:0]dout; 　　reg [7:0]dout=0; 　　reg[7:0] mem [1:10];　　always@(posedge wr_clk or negedge

63、reset)　　begin　　if(!reset)　　begin　　mem[1]<=8'd1;　　mem[2]<=8'd2;&

64、lt;/p>　　mem[3]<=8'd3;　　mem[4]<=8'd4;　　mem[5]<=8'd5;　　mem[6]<=8'd6;　　mem[7]<=8'd7;</p

65、>　　mem[8]<=8'd8;　　mem[9]<=8'd9;　　mem[10]<=8'd10;　　end　　else<

66、/p>　　begin　　if(wr)　　begin　　if(wr_address<=4'd10)　　mem[wr_a

67、ddress]<=din;　　end　　end　　end　　always@( posedge rd_clk or negedge reset)</

68、p>　　begin　　if(!reset)　　dout<=8'd0;　　else　　begin

69、　　if(rd)　　begin　　dout<=mem[rd_address];　　end 　　end</b&

70、gt;　　end　　endmodule　　RAM模塊激勵：　　module RAM_test;　　reg reset

71、,wr,rd;　　reg wr_clk,rd_clk;　　reg [3:0]wr_address,rd_address;　　reg [7:0] din;　　wire [7:0] mem [1:10];　　wire [7:0] do

72、ut;　　RAM ram(.reset(reset),.wrn(wr),.wr_clk(wr_clk),.wr_address(wr_address),.rd(rd),.rd_clk(rd_clk),.rd_address(rd_address),.din(din),.dout(dout));　　always #1 wr_clk=~wr_clk;<

73、/p>　　always #1 rd_clk=~rd_clk;　　initial　　begin　　wr_clk<=0;　　rd_clk<=0;</p&g

74、t;　　reset=0;　　wr<=0;　　rd<=0;　　wr_address<=4'd0;　　rd_add

75、ress<=4'd0;　　din<=8'd0;　　#15 reset<=1　　#15 rd<=1; 　　#25 rd_address<=4'd4;wr<=1;　　#35

76、din<=8'd5;wr_address<=4'd1;rd_address<=4'd1;　　#15 din<=8'd8;wr_address<=4'd6;rd_address<=4'd6;　　#15 reset<=0;rd_address<=4'd4;

77、 　　end 　　endmodule　　頂層模塊：　　module RAM_count (reset,add,start,clk_50MHz,wr,wr_ad

78、dress,din,rd,rd_address,data_g,data_s,data_b);　　input reset,add,start,wr,rd,clk_50MHz;　　input [3:0]wr_address,rd_address;　　input[7:0] din;<p&g

79、t;　　output [6:0]data_g,data_s,data_b;　　wire [6:0] data_g,data_s,data_b;　　wire [7:0] dout;　　wire [7:0] mid_data;　　wire mid_clk_1Hz;</p

80、>　　wire mid_clk_1MHz; 　　FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(mid_clk_1MHz),.clk_1Hz(mid_clk_1Hz));　　RAM ram(.reset(reset),.wr(wr),.wr_clk(mid_clk_

81、1MHz),.wr_address(wr_address),.din(din),.rd(rd),.rd_clk(mid_clk_1MHz),.rd_address(rd_address),.dout(mid_data));　　JSQ jsq(.add(add),.data(mid_data),.clk_1Hz(mid_clk_1Hz),.start(start),.c_out(dout));&l

82、t;/p>　　SMG smg(.clk_1MHz(mid_clk_1Hz),.data(dout),.data_g(data_g),.data_s(data_s),.data_b(data_b));　　Endmodule　　頂層模塊激勵：</p&

83、gt;　　module RAM_count_test; 　　reg reset,add,start,wr,rd;　　reg clk_50MHz;　　reg [3:0]wr_address,rd_address; 　　reg [7:0] din;<

84、;/p>　　wire [6:0] data_g,data_s,data_b; 　　RAM_count ram( .reset(reset),.add(add),.start(start),.wr(wr),.rd(rd),.clk_50MHz(clk_50MHz),　　.wr_address(wr_address), .rd_a

85、ddress(rd_address),.din(din),.data_g(data_g),.data_s(data_s),.data_b(data_b)); 　　always #1 clk_50MHz=~clk_50MHz;　　initial　　begin&

86、lt;/b>　　reset=1;start=1;din=1;wr=0;rd=1;　　wr_address=4'd1;rd_address=4'd1;clk_50MHz=0;　　add=1;　　# 125 rese

87、t=0; # 250 reset=1; #250 add=0; # 250 add=1;　　# 250 wr=0;rd=1; 　　# 10000 start=0;　　# 250 wr=1;rd=0;　　end

88、　　endmodule　　4.5 綜合及布局布線報告和引腳分布報告　　綜合圖：　　管腳分配圖：　　時鐘分配圖：</

89、b>　　4.6 后仿真結果報告　　4.7 硬件測試結果報告　　測試結果符合設計初衷，實現(xiàn)了將一個10×8的RAM變成十個8位的加法器，設置初始值為1~10，可以寫入和讀出數(shù)據(jù)進行加法操作。　　4.8 對結果和結論的問題討論<p

90、>　　實驗結果基本上符合設計要求和初衷，主體功能可以很好的實現(xiàn)，但是在一些細節(jié)上沒有做到很好的規(guī)劃，比如在后仿真時出現(xiàn)了部分高阻狀態(tài)，后檢查發(fā)現(xiàn)是由于在RAM模塊中的復位有問題。　　5.課程設計的心得體會　　經(jīng)過兩周的FPGA課程設計，使我對這門課程有了一個更加深刻地認識和感受，更加深入的了解了自己在課程學習上的不足以及理論學習和實踐相互結合的重要

91、性。在電路的設計初始時刻，我沒有按照設計電路時從上到下的設計方法，而是盲目的對電路的模塊進行設計。結果在最后的設計綜合的時候，設計的各個模塊不能進行順利的綜合和仿真。尤其是在數(shù)碼管和RAM模塊中出現(xiàn)了較大的問題，單個模塊測試時，都是正確的，但是綜合在一起時，就出現(xiàn)了問題。后來在老師和同學的幫助下，我發(fā)現(xiàn)原來是時鐘不匹配的問題。經(jīng)過一系列的修改，終于得到了正確的結果，在以后的電路設計和描述中，我會深刻吸取這次的教訓。

92、　　在后仿真時，進行的非常順利。后來我總結出了良好的編碼習慣對于最后電路的綜合和差錯都是有很大的影響，便于自己及時處理問題，做出改進方案，這對于處理邏輯錯誤非常有用，同時這也提醒我們詳細的規(guī)范和電路之間邏輯關系的合理安排的重要性。除此之外，不同模塊之間的時序電路的合理協(xié)調，對于電路初始狀態(tài)的設定都是至關重要的。　　總的來說，這兩周的課程設計讓我受益匪淺，在以后的學習中我會吸取

93、這次的經(jīng)驗，幫助自己在以后的學習和生活中取得更大的進步。　　6.參考資料等　　《基于Verilog的FPGA設計基礎》杜慧敏、李宥謀、趙全良著西安電子科技大出版社學　　《Verilog HDL數(shù)字設計與綜合》(第二版) [美] Samir Palnitkar 著夏宇聞、

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