fpga課程設(shè)計---基于ram的十口8位計數(shù)器

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文檔簡介

1、　　FPGA課程設(shè)計報告　　題目：基于RAM的十口8位計數(shù)器 　　院系：通信與信息工程學(xué)院 　　專業(yè)班級： 　　學(xué)生姓名：

2、 　　導(dǎo)師姓名： 　　起止時間： 2012-9-10 至 2012-9-21 　　年月日　　FPGA課程設(shè)計報告提綱&

3、lt;b>　　任務(wù)　　用一個10×8的雙口RAM完成10個8位計數(shù)器，計數(shù)器的初值分別為1~10，時鐘頻率為1MHz，計數(shù)器計數(shù)頻率為1Hz。　　用FPGA開發(fā)板上的按鍵作為計數(shù)器計數(shù)值的輸出選擇控制，數(shù)碼管（或led）作為選擇計數(shù)器的計數(shù)值輸出。

4、;　　目的　　采用RAM實現(xiàn)計數(shù)器及FPGA功能驗證　　使用環(huán)境 (軟件/硬件環(huán)境，設(shè)備等)　　前仿 modelsim 6.1f　　后仿 Quartus II 10.1　　FPGA課程設(shè)計

5、詳細(xì)內(nèi)容　　4.1 技術(shù)規(guī)范　　功能：　　先由復(fù)位鍵從選定的RAM地址中讀出預(yù)置的8位初值存入計數(shù)模塊。 　　2. 由開始鍵開始計數(shù)，暫停鍵暫停計數(shù)并同時存入RAM中以選定的存儲單元。</

6、p>　　3. 雙端口RAM為10×8RAM由一個地址切換鍵按順序切換1~10個地址端口。　　4.系統(tǒng)工作流程：　　切換端口讀出數(shù)據(jù)開始計數(shù) 暫停計數(shù) 存入數(shù)據(jù)　　計數(shù)流程&

7、lt;/b>　　5．切換端口讀出數(shù) 七段顯示譯碼器譯碼輸出到數(shù)碼管顯示　　讀取結(jié)果輸出流程　　分頻：1Hz的秒計時頻率，用來進(jìn)行秒計時；　　4.2 設(shè)計方案</p&

8、gt;　　信號定義：　　Clk_50MHz　　clk_1Hz　　reset clk_1MHz　　分

9、頻：1Hz的秒計時頻率，用來進(jìn)行秒計時　　分頻：時鐘信號clk_50MHz；　　分頻信號 clk_1Hz；　　分頻信號 clk_1MHz；　　clk　　clk_1hz<

10、/b>　　dout [7:0]din[7:0]　　start　　startreset　　切換端口讀出數(shù)據(jù) 開始計數(shù) 暫停計數(shù) 存入數(shù)據(jù)<

11、;p>　　計數(shù)：開始計數(shù) start　　計數(shù)器復(fù)位 reset；　　計數(shù)輸出 din[7:0]；　　計數(shù)置數(shù) add；　　dout<b&g

12、t;　　顯示模塊　　RAM：10×8的RAM存儲陣列10個字每個子8位　　輸入端輸入地址 wr_address [3:0]；　　輸入數(shù)據(jù) din[7:0]；　　上升沿有效寫入信號 wr；　　輸出端

13、輸出地址rd_address[3:0]；　　輸出數(shù)據(jù) dout[7:0]；　　上升沿有效讀信號 rd；　　地址劃分：　　4.3 功能驗證方案　?。?）驗證對象及目的&l

14、t;p>　　本驗證方案將描述對雙端口RAM計數(shù)器的驗證。在本文中驗證指使用軟件工具對其功能進(jìn)行驗證。　　雙端口RAM計數(shù)器功能和指標(biāo)的詳細(xì)描述請參見《雙端口RAM計數(shù)器技術(shù)規(guī)范.doc》　　在本文所描述的驗證過程中側(cè)重對RAM數(shù)據(jù)的讀取進(jìn)行驗證，指標(biāo)主要在硬件驗證和測試過程中完成。　　在本驗證過程中將驗證以

15、下內(nèi)容：　　（2）驗證環(huán)境及工具　　根據(jù)情況驗證過程將使用以下的環(huán)境和工具進(jìn)行：　　a)windows環(huán)境下使用ModelSim仿真工具；　　b)windows環(huán)境下使用QuartusII工具。 　　為進(jìn)行驗證還應(yīng)當(dāng)建立仿真激勵模

16、塊　?。?）預(yù)確認(rèn)　　a.系統(tǒng)主要技術(shù)參數(shù)；　　經(jīng)分析，系統(tǒng)的的主要參數(shù)包括：引腳數(shù)目，引腳工作電壓，電源電壓，系統(tǒng)的工作頻率。　　b.系統(tǒng)的模塊數(shù)目及各模塊實現(xiàn)的功能及如何知道模塊工作正常；

17、　　c.總模塊驗證，看總系統(tǒng)是否正常工作。　　( 4)仿真確認(rèn)：　　a.目的　　初步確認(rèn)系統(tǒng)是否完成預(yù)期設(shè)計的功能；　　先分析芯片所有模塊連接關(guān)系，如下圖

18、　　b.逐個完成各個模塊的驗證　?、俜诸l模塊：由于系統(tǒng)提供的頻率為50MHz而計數(shù)時需要的是每秒那樣計數(shù)，故需要將50MHz分頻為1Hz.可為該程序編寫激勵，得到輸出，用輸出的頻率與想要得到的1Hz的信號進(jìn)行比較，即可驗證。　?、谟嫈?shù)模塊：編寫完成后可通過查看仿真圖形確認(rèn)計數(shù)范圍，位寬等功能的正確。　?、跼AM存

19、取模塊：需在仿真中編寫測試激勵對RAM進(jìn)行存取驗證，在仿真圖形中確認(rèn)RAM的存取功能的正確性。　?、茱@示模塊：把計數(shù)的結(jié)果通過七段顯示譯碼器顯示在數(shù)碼管上，觀察數(shù)碼管上的數(shù)字變化規(guī)律即可驗證顯示模塊是否正確。　　c.驗證空標(biāo)志產(chǎn)生邏輯：　　先將復(fù)位信號置0(有效)，在一定時間內(nèi)看系統(tǒng)是否產(chǎn)生空標(biāo)志；</p&

20、gt;　　d.驗證正常情況下的信號：　　系統(tǒng)運(yùn)行時，讓復(fù)位信號為1（即復(fù)位無效），根據(jù)輸入信號得出輸出信號，與想要得到的信號進(jìn)行比較。　　4.4 電路設(shè)計源代碼，功能仿真激勵源代碼及功能仿真結(jié)果報告　　分頻器模塊：

21、;　　module FPQ (clk_50MHz,clk_1MHz,reset,clk_1Hz);　　input clk_50MHz,reset;　　output clk_1MHz,clk_1Hz；　　reg clk_1Hz=0; 　　reg clk_1MH</p&

22、gt;　　z=0;　　reg [31:0] cnt1=32'd0;　　reg [31:0] cnt2=32'd0;　　always@(posedge clk_50MHz or negedge reset)<p

23、>　　begin　　if(!reset)　　clk_1Hz<=32'd0;　　else　　begin<p&g

24、t;　　if(cnt1==32'd100)　　begin　　cnt1<=32'd0;clk_1Hz<=~clk_1Hz;　　end　　else<

25、/b>　　cnt1<=cnt1+32'd1;　　end 　　end 　　always@(posedge clk_50MHz or negedge reset)</p&g

26、t;　　begin　　if(!reset)　　clk_1MHz<=32'd0;　　else　　begin

27、;　　if(cnt2==32'd255)　　begin　　cnt2<=32'd0;　　clk_1MHz<=~clk_1MHz;　　end</

28、p>　　else　　cnt2<=cnt2+32'd1;　　end　　end 　　endmodule

29、　　分頻器模塊激勵：　　module FPQ_test;　　reg clk_50MHz,reset;　　wire clk_1MHz;wire clk_1Hz;　　alway

30、s # 2 clk_50MHz=~clk_50MHz;　　FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(clk_1MHz),.clk_1Hz(clk_1Hz));　　initial　　begin&

31、lt;/b>　　reset<=0;　　clk_50MHz<=0;　　#100 reset<=1;　　end　　e

32、ndmodule　　計數(shù)器模塊：　　module JSQ(start,data,clk_1Hz,add,c_out); 　　input clk_1Hz,add;　　input start;&

33、lt;p>　　input [7:0]data;　　output c_out;　　reg [7:0] c_out; 　　always@(posedge clk_1Hz or negedge add )　　begin</p&g

34、t;　　if(!add)　　begin　　c_out<=data;　　end　　else &

35、lt;/p>　　begin 　　if(start)　　begin　　c_out<=c_out+8'd1;　　if

36、(c_out==8'd255)　　begin 　　c_out<=0;　　end 　　else</p&

37、gt;　　c_out<=c_out+8'd1;　　end　　else　　c_out<=c_out;　　end<

38、/p>　　end　　endmodule　　計數(shù)器激勵：　　module JSQ_test; 　　reg start,add;&l

39、t;/p>　　reg clk_1Hz;　　reg [7:0]data;　　wire [7:0] c_out;　　always #1 clk_1Hz=~clk_1Hz; 　　JSQ jsq(.start(start),.add(add),.clk

40、_1Hz(clk_1Hz),.data(data),.c_out(c_out));　　initial　　begin　　clk_1Hz=0;　　add=0;&l

41、t;/p>　　start=0;　　data=8'd1;　　#15 add=1;　　#15 start=1;　　#600 start=0;

42、　　end 　　endmodule 　　數(shù)碼管顯示模塊：　　module SMG (clk_1MHz,data,data_g,data_s,data_b);　　input[7:0] data;

43、　　input clk_1MHz；　　output data_b;　　output data_s;　　output data_g;　　reg[6:0]data_b; 　　reg[6:0]data_s;<

44、/p>　　reg[6:0]data_g; 　　reg [7:0]mid_b;　　reg [7:0]mid_s;　　reg [7:0]mid_g;　　always@(posedge clk_1MHz)&l

45、t;b>　　begin　　mid_b<=data/100;　　mid_s<=data%100/10;　　mid_g<=data%10;　　end

46、always@(mid_b)　　begin　　case(mid_b)　　7'd0:data_b<=7'hC0;　　7'd1:data_b<=7'hF9;<p&g

47、t;　　7'd2:data_b<=7'hA4;　　7'd3:data_b<=7'hB0;　　7'd4:data_b<=7'h99;　　7'd5:data_b<=7'h92;　　7

48、9;d6:data_b<=7'h82;　　7'd7:data_b<=7'hf8;　　7'd8:data_b<=7'h80;　　7'd9:data_b<=7'h90;　　default:data

49、_b<=7'hC0;　　endcase　　end　　always@(mid_s)　　begin　　ca

50、se(mid_s)　　7'd0:data_s<=7'hC0;　　7'd1:data_s<=7'hF9;　　7'd2:data_s<=7'hA4;　　7'd3:data_s<=7'hB0

51、;　　7'd4:data_s<=7'h99;　　7'd5:data_s<=7'h92;　　7'd6:data_s<=7'h82;　　7'd7:data_s<=7'hf8;</p&

52、gt;　　7'd8:data_s<=7'h80;　　7'd9:data_s<=7'h90;　　default:data_s<=7'hC0;　　endcase

53、;　　end　　always@(mid_g)　　begin　　case(mid_g)　　7'd0:data_g<=7'hC0;　　7

54、'd1:data_g<=7'hF9;　　7'd2:data_g<=7'hA4;　　7'd3:data_g<=7'hB0;　　7'd4:data_g<=7'h99;　　7'd5:

55、data_g<=7'h92;　　7'd6:data_g<=7'h82;　　7'd7:data_g<=7'hf8;　　7'd8:data_g<=7'h80;　　7'd9:data_g&l

56、t;=7'h90;　　default:data_g<=7'hC0;　　endcase　　end　　endmodule

57、　　數(shù)碼管顯示模塊激勵：　　module SMG_test;　　reg[7:0] data;　　reg clk_1MHz; 　　wire [6:0]data_g;　　wire [6:0]data_s;<

58、/p>　　wire [6:0]data_b;　　SMG smg(.data(data),.clk_1MHz(clk_1MHz),.data_g(data_g),.data_s(data_s),.data_b(data_b));　　always # 10 clk_1MHz=~clk_1MHz;<p&

59、gt;　　initial 　　begin　　data=0;clk_1MHz=0;　　#25 data=35;　　#25 data=15;　　#25 dat

60、a=93　　end　　endmodule　　RAM模塊：　　module RAM(reset,wr,wr_clk,wr_address,din,rd,rd_c

61、lk,rd_address,dout);　　input wr,wr_clk,reset;　　input [3:0]wr_address;　　input [7:0]din;　　input rd,rd_clk;　　input [3:0

62、]rd_address; 　　output [7:0]dout; 　　reg [7:0]dout=0; 　　reg[7:0] mem [1:10];　　always@(posedge wr_clk or negedge reset)</p&g

63、t;　　begin　　if(!reset)　　begin　　mem[1]<=8'd1;　　mem[2]<=8'd2;<

64、;p>　　mem[3]<=8'd3;　　mem[4]<=8'd4;　　mem[5]<=8'd5;　　mem[6]<=8'd6;　　mem[7]<=8'd7;

65、;　　mem[8]<=8'd8;　　mem[9]<=8'd9;　　mem[10]<=8'd10;　　end　　else<p&

66、gt;　　begin　　if(wr)　　begin　　if(wr_address<=4'd10)　　mem[wr_address]<=di

67、n;　　end　　end　　end　　always@( posedge rd_clk or negedge reset)<p&g

68、t;　　begin　　if(!reset)　　dout<=8'd0;　　else　　begin<

69、b>　　if(rd)　　begin　　dout<=mem[rd_address];　　end 　　end

70、　　end　　endmodule　　RAM模塊激勵：　　module RAM_test;　　reg reset,wr,rd;</p&

71、gt;　　reg wr_clk,rd_clk;　　reg [3:0]wr_address,rd_address;　　reg [7:0] din;　　wire [7:0] mem [1:10];　　wire [7:0] dout;

72、　　RAM ram(.reset(reset),.wrn(wr),.wr_clk(wr_clk),.wr_address(wr_address),.rd(rd),.rd_clk(rd_clk),.rd_address(rd_address),.din(din),.dout(dout));　　always #1 wr_clk=~wr_clk;<p&

73、gt;　　always #1 rd_clk=~rd_clk;　　initial　　begin　　wr_clk<=0;　　rd_clk<=0;&

74、lt;b>　　reset=0;　　wr<=0;　　rd<=0;　　wr_address<=4'd0;　　rd_address<=4'

75、;d0;　　din<=8'd0;　　#15 reset<=1　　#15 rd<=1; 　　#25 rd_address<=4'd4;wr<=1;　　#35 din<=8'

76、d5;wr_address<=4'd1;rd_address<=4'd1;　　#15 din<=8'd8;wr_address<=4'd6;rd_address<=4'd6;　　#15 reset<=0;rd_address<=4'd4; &

77、lt;p>　　end 　　endmodule　　頂層模塊：　　module RAM_count (reset,add,start,clk_50MHz,wr,wr_address,din,rd,r

78、d_address,data_g,data_s,data_b);　　input reset,add,start,wr,rd,clk_50MHz;　　input [3:0]wr_address,rd_address;　　input[7:0] din;　　output [6:

79、0]data_g,data_s,data_b;　　wire [6:0] data_g,data_s,data_b;　　wire [7:0] dout;　　wire [7:0] mid_data;　　wire mid_clk_1Hz;

80、;　　wire mid_clk_1MHz; 　　FPQ fpq(.reset(reset),.clk_50MHz(clk_50MHz),.clk_1MHz(mid_clk_1MHz),.clk_1Hz(mid_clk_1Hz));　　RAM ram(.reset(reset),.wr(wr),.wr_clk(mid_clk_1MHz),.wr_addr

81、ess(wr_address),.din(din),.rd(rd),.rd_clk(mid_clk_1MHz),.rd_address(rd_address),.dout(mid_data));　　JSQ jsq(.add(add),.data(mid_data),.clk_1Hz(mid_clk_1Hz),.start(start),.c_out(dout));<

82、p>　　SMG smg(.clk_1MHz(mid_clk_1Hz),.data(dout),.data_g(data_g),.data_s(data_s),.data_b(data_b));　　Endmodule　　頂層模塊激勵：

83、　　module RAM_count_test; 　　reg reset,add,start,wr,rd;　　reg clk_50MHz;　　reg [3:0]wr_address,rd_address; 　　reg [7:0] din;<p

84、>　　wire [6:0] data_g,data_s,data_b; 　　RAM_count ram( .reset(reset),.add(add),.start(start),.wr(wr),.rd(rd),.clk_50MHz(clk_50MHz),　　.wr_address(wr_address), .rd_address(rd_addr

85、ess),.din(din),.data_g(data_g),.data_s(data_s),.data_b(data_b)); 　　always #1 clk_50MHz=~clk_50MHz;　　initial　　begin</

86、p>　　reset=1;start=1;din=1;wr=0;rd=1;　　wr_address=4'd1;rd_address=4'd1;clk_50MHz=0;　　add=1;　　# 125 reset=0; # 250 re

87、set=1; #250 add=0; # 250 add=1;　　# 250 wr=0;rd=1; 　　# 10000 start=0;　　# 250 wr=1;rd=0;　　end <

88、b>　　endmodule　　4.5 綜合及布局布線報告和引腳分布報告　　綜合圖：　　管腳分配圖：　　時鐘分配圖：

89、;　　4.6 后仿真結(jié)果報告　　4.7 硬件測試結(jié)果報告　　測試結(jié)果符合設(shè)計初衷，實現(xiàn)了將一個10×8的RAM變成十個8位的加法器，設(shè)置初始值為1~10，可以寫入和讀出數(shù)據(jù)進(jìn)行加法操作。　　4.8 對結(jié)果和結(jié)論的問題討論　　實驗結(jié)果基本上符

90、合設(shè)計要求和初衷，主體功能可以很好的實現(xiàn)，但是在一些細(xì)節(jié)上沒有做到很好的規(guī)劃，比如在后仿真時出現(xiàn)了部分高阻狀態(tài)，后檢查發(fā)現(xiàn)是由于在RAM模塊中的復(fù)位有問題。　　5.課程設(shè)計的心得體會　　經(jīng)過兩周的FPGA課程設(shè)計，使我對這門課程有了一個更加深刻地認(rèn)識和感受，更加深入的了解了自己在課程學(xué)習(xí)上的不足以及理論學(xué)習(xí)和實踐相互結(jié)合的重要性。在電路的設(shè)計初始時刻，我

91、沒有按照設(shè)計電路時從上到下的設(shè)計方法，而是盲目的對電路的模塊進(jìn)行設(shè)計。結(jié)果在最后的設(shè)計綜合的時候，設(shè)計的各個模塊不能進(jìn)行順利的綜合和仿真。尤其是在數(shù)碼管和RAM模塊中出現(xiàn)了較大的問題，單個模塊測試時，都是正確的，但是綜合在一起時，就出現(xiàn)了問題。后來在老師和同學(xué)的幫助下，我發(fā)現(xiàn)原來是時鐘不匹配的問題。經(jīng)過一系列的修改，終于得到了正確的結(jié)果，在以后的電路設(shè)計和描述中，我會深刻吸取這次的教訓(xùn)。　　在后

92、仿真時，進(jìn)行的非常順利。后來我總結(jié)出了良好的編碼習(xí)慣對于最后電路的綜合和差錯都是有很大的影響，便于自己及時處理問題，做出改進(jìn)方案，這對于處理邏輯錯誤非常有用，同時這也提醒我們詳細(xì)的規(guī)范和電路之間邏輯關(guān)系的合理安排的重要性。除此之外，不同模塊之間的時序電路的合理協(xié)調(diào)，對于電路初始狀態(tài)的設(shè)定都是至關(guān)重要的。　　總的來說，這兩周的課程設(shè)計讓我受益匪淺，在以后的學(xué)習(xí)中我會吸取這次的經(jīng)驗，幫助自己在以后的

93、學(xué)習(xí)和生活中取得更大的進(jìn)步。　　6.參考資料等　　《基于Verilog的FPGA設(shè)計基礎(chǔ)》杜慧敏、李宥謀、趙全良著西安電子科技大出版社學(xué)　　《Verilog HDL數(shù)字設(shè)計與綜合》(第二版) [美] Samir Palnitkar 著夏宇聞、胡燕祥刁嵐松等譯<

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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