sopc技術(shù)課程設(shè)計(jì)---基于sopc技術(shù)實(shí)現(xiàn)數(shù)字鬧鐘

1、<p>　　基于SOPC技術(shù)實(shí)現(xiàn)數(shù)字鬧鐘</p><p><b>　　一、課題簡(jiǎn)介</b></p><p>　　SOPC技術(shù)是美國(guó)Altrea公司于2000年最早提出的，并同時(shí)推出了相應(yīng)的開(kāi)發(fā)軟件Quartus II。SOPC是基于FPGA解決方案的SOC，與ASIC的SOC解決方案相比，SOPC系統(tǒng)及其開(kāi)發(fā)技術(shù)具有更多的特色，構(gòu)成SOPC的方案有多種途徑，

2、我們主要用到的是：基于FPGA嵌入IP硬核的SOPC系統(tǒng)</p><p>　　1．基于FPGA嵌入IP硬核的SOPC系統(tǒng)</p><p>　　即在FPGA中預(yù)先植入嵌入式系統(tǒng)處理器。目前最為常用的嵌入式系統(tǒng)大多采用了含有ARM的32位知識(shí)產(chǎn)權(quán)處理器核的器件。盡管由這些器件構(gòu)成的嵌入式系統(tǒng)有很強(qiáng)的功能，但為了使系統(tǒng)更為靈活完備，功能更為強(qiáng)大，對(duì)更多任務(wù)的完成具有更好的適應(yīng)性，通常必須為此處理

3、器配置許多接口器件才能構(gòu)成一個(gè)完整的應(yīng)用系統(tǒng)。如除配置常規(guī)的SRAM、DRAM、Flash外，還必須配置網(wǎng)絡(luò)通信接口、串行通信接口、USB接口、VGA接口、PS/2接口或其他專用接口等。這樣會(huì)增加整個(gè)系統(tǒng)的體積、功耗，而降低系統(tǒng)的可靠性。但是如果將ARM或其他知識(shí)產(chǎn)權(quán)核，以硬核方式植入FPGA中，利用FPGA中的可編程邏輯資源和IP軟核，直接利用FPGA中的邏輯宏單元來(lái)構(gòu)成該嵌入式系統(tǒng)處理器的接口功能模塊，就能很好地解決這些問(wèn)題。<

4、;/p><p>　　2．基于FPGA嵌入IP軟核的SOPC系統(tǒng)</p><p>　　這種SOPC系統(tǒng)是指在FPGA中植入軟核處理器，如：NIOS II核等。用戶可以根據(jù)設(shè)計(jì)的要求，利用相應(yīng)的EDA工具，對(duì)NIOS II及其外圍設(shè)備進(jìn)行構(gòu)建，使該嵌入式系統(tǒng)在硬件結(jié)構(gòu)、功能特點(diǎn)、資源占用等方面全面滿足用戶系統(tǒng)設(shè)計(jì)的要求。</p><p>　　二、數(shù)字鬧鐘的工作原理及設(shè)計(jì)過(guò)程

5、</p><p><b>　　1、工作原理</b></p><p><b>　　數(shù)字鬧鐘組成結(jié)構(gòu)</b></p><p>　　數(shù)字鬧鐘一般由振蕩器、分頻器、計(jì)數(shù)器、譯碼器、顯示器及部分?jǐn)U展電路等組成。</p><p><b>　　1.1 振蕩器</b></p>

6、<p>　　振蕩器是數(shù)字電子鐘的核心，其作用是產(chǎn)生一個(gè)頻率標(biāo)準(zhǔn)，即時(shí)間標(biāo)準(zhǔn)信號(hào)，然后再由分頻器生成秒脈沖，所以，振蕩器頻率的精度和穩(wěn)定度就基本決定了數(shù)字電子鐘的準(zhǔn)確度，為產(chǎn)生穩(wěn)定的時(shí)間標(biāo)準(zhǔn)信號(hào)，一般采用石英晶體振蕩器。從數(shù)字電子鐘的精度考慮，振蕩頻率越高記數(shù)精度越高。但這回使振蕩器的耗電量增大，分頻器級(jí)數(shù)增多。所以在確定頻率時(shí)應(yīng)同時(shí)考慮這兩方面的因素再選擇器材。如果精度要求不是很高的話我們可以采用由集成邏輯門(mén)與RC組成的時(shí)鐘源

7、振蕩器或由集成電路定時(shí)器555與RC組成的多諧振蕩器。一般而言，選用石英晶體振蕩器所選用的晶振頻率為32768Hz,再通過(guò)15級(jí)2分頻集成電路得到1Hz的標(biāo)準(zhǔn)秒脈沖。</p><p><b>　　1.2 分頻器</b></p><p>　　振蕩器產(chǎn)生的時(shí)標(biāo)信號(hào)頻率很高，要使它變成用來(lái)計(jì)時(shí)的“秒”信號(hào)，需要若干級(jí)分頻電路，分頻器的級(jí)數(shù)和每級(jí)分頻次數(shù)要根據(jù)時(shí)標(biāo)信號(hào)的頻率來(lái)

8、決定。其功能主要有兩個(gè)：一是產(chǎn)生標(biāo)準(zhǔn)秒脈沖信號(hào)，二是提供功能擴(kuò)展電路所需的信號(hào)。</p><p><b>　　1.3 計(jì)數(shù)器</b></p><p>　　有了“秒”信號(hào)了就可以根據(jù)60秒為一分，60分為一小時(shí)，24小時(shí)為一天的進(jìn)制，分別選定沒(méi)“秒”、“分”、“時(shí)”的計(jì)數(shù)器。從這些計(jì)數(shù)器的輸出可得到一分、一小時(shí)、一天的時(shí)間進(jìn)位信號(hào)。在秒計(jì)數(shù)器鐘因?yàn)槭?0進(jìn)制通常用兩個(gè)十

9、進(jìn)制計(jì)數(shù)器的集成片組成，其中秒個(gè)位是十進(jìn)制的、十位是6進(jìn)制的?？刹捎梅答仛w零法變“秒”十位為6進(jìn)制，實(shí)現(xiàn)秒的60進(jìn)制，同樣，分計(jì)數(shù)器的與秒的一樣，只是時(shí)計(jì)數(shù)器里需要變成24進(jìn)制，也用反饋歸零法實(shí)現(xiàn)。</p><p>　　1.4 譯碼器及顯示器</p><p>　　因?yàn)橛?jì)數(shù)器全部采用8421BCD碼十進(jìn)制計(jì)數(shù)集成芯片，所以“秒”、“分”、“時(shí)”的個(gè)位和十位都有四個(gè)狀態(tài)輸出端（Qa、Qb、Q

10、c、Qd）。將這些輸出端接至專門(mén)設(shè)計(jì)制造的譯碼電路，就可產(chǎn)生驅(qū)動(dòng)七段數(shù)碼顯示器的信號(hào)。</p><p><b>　　1.5 校時(shí)電路</b></p><p>　　當(dāng)數(shù)字鐘接通電源或者計(jì)時(shí)出現(xiàn)誤差時(shí)需要校正時(shí)間，校時(shí)電路的要求是：在小時(shí)校正時(shí)不影響分和秒的正常計(jì)數(shù)；在分校時(shí)時(shí)不影響時(shí)和秒的正常計(jì)數(shù)；校時(shí)方式有“快校時(shí)”和“慢校時(shí)”兩種，“快校時(shí)“是通過(guò)開(kāi)關(guān)控制使計(jì)數(shù)器

11、對(duì)1Hz的校時(shí)脈沖計(jì)數(shù)，“慢校時(shí)”是通過(guò)手動(dòng)產(chǎn)生單脈沖作校時(shí)脈沖，校時(shí)的基本原理是將0.5秒的脈沖信號(hào)（可由分頻器的第14級(jí)分頻輸出端直接獲得），直接引進(jìn)“時(shí)”計(jì)數(shù)器，同時(shí)將計(jì)數(shù)器置“0”，在時(shí)的指示調(diào)到需要的數(shù)字后，再切斷“0.5”信號(hào)讓計(jì)數(shù)器正常工作。</p><p><b>　　2、設(shè)計(jì)過(guò)程</b></p><p>　　SOPC設(shè)計(jì)首先使用Quartus II建

12、立一個(gè)Quartus II 的工程，創(chuàng)建完成工程之后，需要?jiǎng)?chuàng)建頂層實(shí)體。創(chuàng)建完頂層設(shè)計(jì)文件之后，使用SOPC Builder創(chuàng)建NIOS II 嵌入式處理器，添加、配置系統(tǒng)的外設(shè)IP，組成Nios II系統(tǒng)模塊。 Nios II 系統(tǒng)模塊設(shè)計(jì)完成之后要加入到該頂層實(shí)體中，然后進(jìn)行其他片上邏輯的開(kāi)發(fā)。</p><p>　　2.1 Quartus II 工程的建立：</p><p>　　（1）

13、啟動(dòng)Quartus II軟件；</p><p>　?。?）選擇File菜單?New Project Wizard，出現(xiàn)Introduction頁(yè)面，該頁(yè)面介紹所要完成的具體任務(wù)，點(diǎn)擊next。</p><p>　?。?） 進(jìn)行項(xiàng)目名稱的設(shè)定、工作目錄的選擇。指定工程存放的目錄，工程名和頂層實(shí)體名，工程名和頂層實(shí)體名要求相同，工程目錄可以隨意設(shè)置，但必須是英文的目錄，工程名和頂層實(shí)體名也要求

14、是英文名字，我們的工程名和頂層實(shí)體名為clock，選擇Next。</p><p>　　4. 可以為工程添加先期已經(jīng)輸入的設(shè)計(jì)文件，指定用戶自定義的元件庫(kù)的路徑，這里我們沒(méi)有事先輸入好的文件，也沒(méi)有自定義的元件庫(kù)，點(diǎn)擊Next進(jìn)入下一步。 </p><p>　　5. 用戶指定目標(biāo)器件，根據(jù)開(kāi)發(fā)板的所使用的器件來(lái)選擇，實(shí)際開(kāi)發(fā)中，通過(guò)查看核心板的參考手冊(cè)來(lái)獲取所使用的器件具體型號(hào)，可以使用窗口

15、右邊的Filters來(lái)加快器件的選擇，選擇完畢點(diǎn)擊Next。</p><p>　　6. 指定在Quartus II 之外的用于，設(shè)計(jì)輸入、綜合、仿真、時(shí)序分析的第三方EDA工具，Quartus II對(duì)第三方工具的支持比較完善。這里我們不做選擇，直接點(diǎn)擊Next。</p><p>　　所見(jiàn)新工程的信息，確認(rèn)所創(chuàng)建工程的主要信息，點(diǎn)擊Finish完成工程的建立，在開(kāi)發(fā)的過(guò)程中，還可以通過(guò)菜單a

16、ssignment?Settings來(lái)對(duì)這些配置進(jìn)行修改。 點(diǎn)擊Finish按鈕，Quartus II自動(dòng)會(huì)打開(kāi)這個(gè)工程，可以看到頂層實(shí)體名出現(xiàn)在工程導(dǎo)航窗口中。</p><p>　　7,、 新建的工程窗口中，選擇File?New；在Device Design File頁(yè)中，選擇Block Diagram／Schematic File，即原理圖文件，也可以選擇硬件描述語(yǔ)言的文件形式。單擊OK。出現(xiàn)一個(gè)模塊編輯窗口

17、；選擇File?Save As，出現(xiàn)Save As對(duì)話框，顯示的目錄為之前設(shè)置的工程目錄，文件名為之前設(shè)置的頂層實(shí)體名（由于這是工程的第一個(gè)文件，系統(tǒng)會(huì)默認(rèn)為頂層設(shè)計(jì)實(shí)體的名字）。確定Add to Current Project選項(xiàng)被選中，點(diǎn)擊save。</p><p><b>　　器件型號(hào)</b></p><p>　　2.2創(chuàng)建NIOS II 系統(tǒng)模塊</p&

18、gt;<p>　?。?） 創(chuàng)建系統(tǒng)：?jiǎn)?dòng)SOPC Builder，選擇Tools?SOPC Builder，出現(xiàn)如圖所示的Create New System對(duì)話框。鍵入系統(tǒng)的名字，選擇硬件描述語(yǔ)言Verilog或者是VHDL。 </p><p>　?。?） 設(shè)置系統(tǒng)主頻和指定目標(biāo)FPGA：在Board部分選擇Unspecified，然后在Device Family選擇Cyclone II。用戶需要設(shè)

19、置系統(tǒng)的時(shí)鐘頻率，該頻率用于計(jì)算硬件和軟件開(kāi)發(fā)中的定時(shí)，比如時(shí)鐘分頻或波特率，還可以選擇是否選用流水線。 </p><p>　?。?）加入Nios II CPU和 IP模塊：首先加入Nios II軟核，Nios II 是軟核CPU，共有三種類型的CPU可供選擇：Nios II/e(經(jīng)濟(jì)型)、Nios II/s（標(biāo)準(zhǔn)型）和Nios II/f（快速型）。用戶可以根據(jù)實(shí)際的情況進(jìn)行選擇。Nios II是一個(gè)用戶可以自行

20、進(jìn)行定制的CPU，用戶可以增加新的外設(shè)、新的指令等。</p><p><b>　　添加CPU軟核</b></p><p>　　添加內(nèi)存__SDRAM</p><p>　　添加LCD模塊 添加100ms的定時(shí)器</p><p>　　完整的SOPC的硬件系統(tǒng)</p><p>

21、;<b>　　生成的PLL模塊</b></p><p><b>　　頂層總原理圖</b></p><p>　　2.3部分程序如下：</p><p><b>　　模24計(jì)數(shù)器</b></p><p>　　//counter24.v</p><p>　　1

22、//filename :counter24.v (BCD : 0--23)</p><p>　　2 module counter24(CntH,CntL,ncR,EN,CP);</p><p>　　3 input CP,ncR,EN;</p><p>　　4 output [3:0]CntH,CntL;</p><p>　　5 r

23、eg [3:0]CntH,CntL;</p><p><b>　　6 </b></p><p>　　7 always @(posedge CP,negedge ncR)</p><p><b>　　8 begin</b></p><p>　　9 if(~ncR)</p>

24、;<p>　　10 {CntH,CntL}<=8'h00;</p><p>　　11 else if(~EN)</p><p>　　12 {CntH,CntL}<={CntH,CntL};</p><p>　　13 else if((CntH>2)||(CntL>9)||((CntH==2

25、)&&(CntL>=3)))</p><p>　　14 {CntH,CntL}<=8'h00;</p><p>　　15 else if((CntH==2)&&(CntL<3))</p><p>　　16 begin</p><p>　　17 Cnt

26、H<=CntH;</p><p>　　18 CntL<=CntL+1'b1;</p><p>　　19 end</p><p>　　20 else if(CntL==9)</p><p>　　21 begin</p><p>　　22 CntH<

27、=CntH+1'b1;</p><p>　　23 CntL<=4'b0000;</p><p>　　24 end</p><p>　　25 else</p><p>　　26 begin</p><p>　　27 CntH<=CntH;<

28、/p><p>　　28 CntL<=CntL+1'b1;</p><p>　　29 end</p><p><b>　　30 end</b></p><p><b>　　31 </b></p><p>　　32 endmodule<

29、/p><p><b>　　模60計(jì)數(shù)器</b></p><p>　　//counter60.v</p><p>　　1 //countuer 60</p><p><b>　　2 </b></p><p>　　3 //counter10.v (BCD: 0--9)</p&g

30、t;<p>　　4 module counter10(Q,ncR,EN,CP);</p><p>　　5 input CP,ncR,EN;</p><p>　　6 output reg [3:0]Q;</p><p><b>　　7 </b></p><p>　　8 always @(pos

31、edge CP,negedge ncR)</p><p><b>　　9 begin</b></p><p>　　10 if(~ncR)</p><p>　　11 Q<=4'b0000;</p><p>　　12 else if(~EN)</p><p>

32、　　13 Q<=Q;</p><p>　　14 else if(Q==4'b1001)</p><p>　　15 Q<=4'b0000;</p><p>　　16 else</p><p>　　17 Q<=Q+1'b1;</p><p>

33、<b>　　18 end</b></p><p>　　19 endmodule</p><p><b>　　20 </b></p><p>　　21 //counter6.v(BCD: 0--5)</p><p>　　22 module counter6(Q,ncR,EN,CP);</p&

34、gt;<p>　　23 input CP,ncR,EN;</p><p>　　24 output reg [3:0]Q;</p><p><b>　　25 </b></p><p>　　26 always @(posedge CP,negedge ncR)</p><p>　　27 be

35、gin</p><p>　　28 if(~ncR)</p><p>　　29 Q<=4'b0000;</p><p>　　30 else if(~EN)</p><p>　　31 Q<=Q;</p><p>　　32 else if(Q==4'b010

36、1)</p><p>　　33 Q<=4'b0000;</p><p>　　34 else</p><p>　　35 Q<=Q+1'b1;</p><p><b>　　36 end</b></p><p>　　37 endmodule

37、</p><p><b>　　38 </b></p><p>　　39 //counter60.v(BCD:0--59)</p><p>　　40 module counter60(Cnt,ncR,EN,CP);</p><p>　　41 input CP,ncR,EN;</p><p>　　

38、42 output [7:0]Cnt;</p><p>　　43 wire [7:0]Cnt;</p><p>　　44 wire ENP;</p><p><b>　　45 </b></p><p>　　46 counter10 UC0(Cnt[3:0],ncR,EN,CP);</p>

39、<p>　　47 counter6 UC1(Cnt[7:4],ncR,ENP,CP);</p><p><b>　　48 </b></p><p>　　49 assign ENP=(Cnt[3:0]==4'h9);</p><p>　　50 endmodule </p><p><

40、b>　　鬧鐘</b></p><p><b>　　//ｂｅｌｌ．ｖ</b></p><p>　　1 //Bell.v</p><p>　　2 module Bell(alarm_clock,set_hr,set_min,hour,minute,</p><p>　　3 secon

41、d,sethrkey,setminkey,_1khz,_500hz,</p><p>　　4 _1hz,ctrlbell);</p><p>　　5 output alarm_clock;</p><p>　　6 output [7:0]set_hr,set_min;</p><p>　　7 wire al

42、arm_clock;</p><p>　　8 input _1khz,_500hz,_1hz;</p><p>　　9 input sethrkey,setminkey;</p><p>　　10 input ctrlbell;</p><p>　　11 input [7:0]hour,minute,second;</p

43、><p><b>　　12 </b></p><p>　　13 supply1 Vdd;</p><p>　　14 wire hrh_equ,hrl_equ,minh_equ,minl_equ;</p><p>　　15 wire time_equ;</p><p><b>

44、　　16 </b></p><p>　　17 counter60 SU1(set_min,Vdd,setminkey,_1hz);</p><p>　　18 counter24 SU2(set_hr[7:4],set_hr[3:0],Vdd,sethrkey,_1hz);</p><p><b>　　19 </b>&

45、lt;/p><p>　　20 //comparate the set time</p><p>　　21 _4bitcomparator SU4(hrh_equ,set_hr[7:4],hour[7:4]);</p><p>　　22 _4bitcomparator SU5(hrl_equ,set_hr[3:0],hour[3:0]);</p>

46、<p>　　23 _4bitcomparator SU6(minh_equ,set_min[7:4],minute[7:4]);</p><p>　　24 _4bitcomparator SU7(minl_equ,set_min[3:0],minute[3:0]);</p><p><b>　　25 </b></p><p&

47、gt;　　26 assign time_equ=(hrh_equ && hrl_equ && minh_equ && minl_equ);</p><p>　　27 assign alarm_clock=ctrlbell?(time_equ&&(((second[0]==1'b1)&&_500hz)</p>

48、<p>　　28 ||((second[0]==1'b0)&&_1khz))):1'b0;</p><p>　　29 endmodule</p><p><b>　　30 </b></p><p>　　31 //4bitcomparator.v</p&

49、gt;<p>　　32 module _4bitcomparator(equ,a,b);</p><p>　　33 input [3:0]a,b;</p><p>　　34 output equ;</p><p><b>　　35 </b></p><p>　　36 assign equ=(

50、a==b);</p><p>　　37 endmodule</p><p>　　2.3元器件型號(hào)及邏輯門(mén)</p><p>　　芯片：EP2C20F484C7 1.2v 18752 315 239616 52 4</p><p>　　占用了3383個(gè)邏輯單元，占器件中18752個(gè)邏輯單元的18% </p><p

51、>　　Timeout period：100ms</p><p>　　Timer counter size ：32bits</p><p><b>　　Pio：4</b></p><p><b>　　電容若干</b></p><p><b>　　開(kāi)關(guān)若干</b></p

52、><p>　　100khz晶振1塊</p><p><b>　　蜂鳴器1個(gè)</b></p><p>　　三、設(shè)計(jì)過(guò)程中遇到的問(wèn)題及方案</p><p>　　在連接電路時(shí)，用1HZ的信號(hào)輸入時(shí)，發(fā)現(xiàn)數(shù)碼管顯示沒(méi)有按預(yù)期的要求顯示，結(jié)果得等一兩分鐘才顯示一次，于是用是最后用時(shí)鐘信號(hào)來(lái)代替晶振通過(guò)調(diào)節(jié)脈沖信號(hào)的大小，結(jié)果發(fā)現(xiàn)在20

53、0HZ下，數(shù)碼管才能實(shí)現(xiàn)其功能。</p><p>　　在設(shè)計(jì)鬧鈴功能時(shí)，原先總是想把定時(shí)部分顯示出來(lái)，結(jié)果老是不近人意，后來(lái)通過(guò)查閱很多資料發(fā)現(xiàn)介紹定時(shí)器設(shè)計(jì)時(shí)，看到用邏輯開(kāi)關(guān)來(lái)控制時(shí)，突然靈機(jī)一動(dòng)，于是找到一個(gè)邏輯開(kāi)關(guān)，把一端接在+5v上，然后放置一示波器，觀察其波形，當(dāng)開(kāi)關(guān)撥置上端時(shí)發(fā)現(xiàn)示波器顯示為高電平。再將示波器接至數(shù)碼管輸入端時(shí)，發(fā)現(xiàn)4個(gè)輸入端為8421碼，于是想，是否可以將數(shù)碼管輸入端與邏輯開(kāi)關(guān)組成比

54、較器，后來(lái)真的解決了。</p><p><b>　　四、設(shè)計(jì)心得體會(huì)</b></p><p>　　經(jīng)過(guò)幾星期的努力,終于把這次課程設(shè)計(jì)做完了。雖然剛開(kāi)始對(duì)何為SOPC一點(diǎn)都不懂，于是按部就班地上圖書(shū)館去查閱資料，上網(wǎng)去搜索終于有較表層的認(rèn)識(shí)。但是這樣遠(yuǎn)遠(yuǎn)不夠的，還需要對(duì)數(shù)字鬧鐘的整體設(shè)計(jì)，包括具有什么功能，實(shí)現(xiàn)這些功能需要哪些元器件，還有軟件與硬件的結(jié)合，代碼的實(shí)現(xiàn)。

55、這需要我再次翻開(kāi)數(shù)電書(shū)，重新再學(xué)習(xí)一次。</p><p>　　此次課程設(shè)計(jì)讓我認(rèn)清了幾點(diǎn)：</p><p>　　將理論付諸實(shí)踐的困難。</p><p><b>　　查找資料的重要性。</b></p><p><b>　　細(xì)節(jié)決定成敗。</b></p><p>　　查找故障的能

56、力有待提高。</p><p>　　總的來(lái)說(shuō)，電子鐘的課程設(shè)計(jì)有利于培養(yǎng)我們對(duì)電子設(shè)計(jì)的興趣，也讓我發(fā)現(xiàn)了自身很多不足，學(xué)會(huì)了不少知識(shí)，幫我積累了不少經(jīng)驗(yàn)。這對(duì)我以后的學(xué)習(xí)和工作都是一筆不可多得的財(cái)富。最后感謝老師一直以來(lái)的支持和指導(dǎo)，老師辛苦了！</p><p><b>　　參考文獻(xiàn)：</b></p><p>　　[ 1 ] 　康華先--- 電

57、子技術(shù)基礎(chǔ)(數(shù)字部分) ；第五版[M]高等教育出版社。</p><p>　　[ 2 ] 謝自美--- 《電子線路設(shè)計(jì) 實(shí)驗(yàn) 測(cè)試》；華中科技大學(xué)出版社。</p><p>　　[ 3 ] 　譚浩強(qiáng)---《C程序設(shè)計(jì)》；清華大學(xué)出版社。</p><p>　　[ 4 ] 王建國(guó)---《SOPC設(shè)計(jì)基礎(chǔ)與實(shí)踐》；西安電子科技大學(xué)出版社</p><