畢業(yè)論文--基于fpga的dvb系統(tǒng)信道編碼的研究與實(shí)現(xiàn)

1、<p>　　本 科 畢 業(yè) 論 文</p><p>　　基于FPGA的DVB系統(tǒng)信道編碼的研究與設(shè)計(jì)</p><p>　　THE ALGORITHM RESEARCH AND IMPLEMENTATION ON FPGA OF CHANNEL CODING OF DVB</p><p>　　院（部）名稱： 電子信息與電氣工程學(xué)院 &l

2、t;/p><p>　　專業(yè)班級： 通信工程2011級專升本2班 </p><p>　　學(xué)生姓名： </p><p>　　學(xué) 號(hào)： </p><p>　　指導(dǎo)教師姓名： </p>

3、;<p>　　指導(dǎo)教師職稱： 講 師 </p><p>　　2013年 5 月</p><p><b>　　摘要</b></p><p>　　隨著市場需求的增長，集成工藝水平及計(jì)算機(jī)自動(dòng)設(shè)計(jì)技術(shù)的不斷提高，市場對電子產(chǎn)品提出了更高的要求。其中FPGA器件以其設(shè)計(jì)靈活、設(shè)計(jì)周期短

4、、設(shè)計(jì)效率高、工作速度快、成本低等優(yōu)點(diǎn)廣泛應(yīng)用于數(shù)字集成電路的設(shè)計(jì)中。因此在數(shù)字頻帶傳輸技術(shù)中可使用FPGA來實(shí)現(xiàn)DPSK的調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)。本文基于DPSK載波傳輸系統(tǒng)的調(diào)制基本原理，在QUARTUSII軟件上首先用VHDL語言實(shí)現(xiàn)了絕對碼轉(zhuǎn)相對碼、CPSK調(diào)制及相對碼轉(zhuǎn)絕對碼這幾個(gè)子模塊的設(shè)計(jì)與仿真。并基于DDS技術(shù)產(chǎn)生的載波作為輸入將絕對碼轉(zhuǎn)相對碼和CPSK調(diào)制子模塊聯(lián)調(diào)后實(shí)現(xiàn)了DPSK調(diào)制系統(tǒng)。</p><

5、;p>　　本設(shè)計(jì)主要實(shí)現(xiàn)基于FPGA的DPSK載波傳輸?shù)臄?shù)字通信系統(tǒng)。與模擬通信系統(tǒng)相比，數(shù)字調(diào)制和解調(diào)同樣是通過某種方式，將基帶信號(hào)的頻譜由一個(gè)頻率位置搬移到另一個(gè)頻率位置上去。不同的是，數(shù)字調(diào)制的基帶信號(hào)不是模擬信號(hào)而是數(shù)字信號(hào)。在大多數(shù)情況下，數(shù)字調(diào)制是利用數(shù)字信號(hào)的離散值實(shí)現(xiàn)鍵控載波，對載波的幅度，頻率或相位分別進(jìn)行鍵控，便可獲得ASK、FSK、PSK等。這三種數(shù)字調(diào)制方式在誤碼率，要求信噪比和抗噪聲性能等方面，以PSK性

6、能最佳，因而，PSK在中、高速傳輸數(shù)據(jù)時(shí)得到廣泛應(yīng)用。</p><p>　　關(guān)鍵字：FPGA；調(diào)制；解調(diào)系統(tǒng)；仿真設(shè)計(jì)</p><p><b>　　Abstract</b></p><p>　　Along with market demand growth, integrated technological level and the auto

7、matic computer design and technology unceasing enhancement, the market for electronic products put forward higher request. Among them with the FPGA device designed to be flexible, design cycle is short, the design effici

8、ency high, speed, low cost advantages are widely used in digital integrated circuit design. So in digital frequency transmission technology can be used to realize the FPGA DPSK modulation and demodulation</p><

9、p>　　The design of the main realization based on FPGA DPSK carrier transmission of digital communication system. Compared with simulation of communication system, digital modulation and demodulation is also in some way

10、, will the baseband signal by a frequency spectrum position moved to another frequency positions. The difference is, digital modulation of baseband signal is not the analog signal but the digital signal. In most cases, d

11、igital modulation is using digital signal of discrete values realiz</p><p>　　Key word: FPGA; A; Demodulation system; The simulation design</p><p><b>　　目 錄</b></p><p>&l

12、t;b>　　摘要1</b></p><p>　　Abstract2</p><p><b>　　1.緒論4</b></p><p>　　1.1研究背景4</p><p>　　1.2研究目的及意義5</p><p>　　1.3國內(nèi)外研究現(xiàn)狀5</p>

13、<p>　　1.4研究進(jìn)展情況及研究方向7</p><p>　　2.PSK調(diào)制原理10</p><p>　　2.1數(shù)字調(diào)制介紹10</p><p>　　2.2二進(jìn)制相移鍵控（PSK）的調(diào)制11</p><p>　　3.差分相移鍵控（DPSK）調(diào)制原理13</p><p>　　3.1差

14、分相移鍵控原理13</p><p>　　3.2絕對碼—相對碼(差分編碼)14</p><p>　　4.3. 差分相移鍵控（DPSK）解調(diào)原理14</p><p>　　4.1極性比較法(相干解調(diào))14</p><p>　　4.2相位比較法15</p><p>　　5.DPSK調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)16&

15、lt;/p><p>　　5.1DPSK的總體設(shè)計(jì)16</p><p>　　5.2CPSK調(diào)制電路的VHDL建模與程序設(shè)計(jì)17</p><p>　　4.2.1 CPSK調(diào)制的VHDL建模17</p><p>　　4.2.2 程序及仿真結(jié)果分析20</p><p>　　5.3CPSK解調(diào)電路的VHDL建模與程序設(shè)

16、計(jì)20</p><p>　　4.3.2 CPSK解調(diào)的VHDL程序及仿真結(jié)果分析21</p><p>　　5.4DPSK調(diào)制電路的VHDL建模與程序設(shè)計(jì)22</p><p>　　4.4.1 DPSK調(diào)制電路方框圖模型22</p><p>　　4.4.2 絕對碼轉(zhuǎn)換為相對碼的VHDL程序及仿真結(jié)果分析23</p>&l

17、t;p>　　5.5DPSK解調(diào)電路的VHDL建模與程序設(shè)計(jì)23</p><p>　　4.5.1 DPSK解調(diào)電路的設(shè)計(jì)23</p><p>　　4.5.2 相對碼到絕對碼的轉(zhuǎn)換程序及仿真波形分析24</p><p><b>　　總結(jié)26</b></p><p><b>　　參考文獻(xiàn)27<

18、/b></p><p><b>　　致謝28</b></p><p>　　附錄：代碼清單29</p><p><b>　　緒論</b></p><p><b>　　研究背景</b></p><p>　　近年來，我國移動(dòng)通信業(yè)務(wù)迅猛發(fā)展，已深入到

19、社會(huì)生活的各個(gè)方面。面對移動(dòng)用戶群的持續(xù)增長和新業(yè)務(wù)的層出不窮，移動(dòng)通信體系要及時(shí)適應(yīng)甚至超前于市場需求的步伐。另外如今移動(dòng)通信已成為通信領(lǐng)域中最具活力、最具發(fā)展前途的一種通信方式，未來通信的更高要求成為其演進(jìn)的原動(dòng)力，與之相關(guān)的各類通信技術(shù)也成為人們研究的熱點(diǎn)，值得我們密切關(guān)注和學(xué)習(xí)。而作為移動(dòng)通信的核心技術(shù)之一的調(diào)制解調(diào)技術(shù)是實(shí)現(xiàn)高速高效的通信系統(tǒng)的重要保證。</p><p>　　1934年美國學(xué)者李佛西提出

20、脈沖編碼調(diào)制（PCM）的概念，從此之后通信數(shù)字化的時(shí)代應(yīng)該說已經(jīng)開始了，但是數(shù)字通信的高速發(fā)展卻是20世紀(jì)70年代以后才開始的。隨著時(shí)代的發(fā)展，用戶不再滿足于聽到聲音，而且還要看到圖像；通信終端也不局限于單一的電話機(jī)，而且還有傳真機(jī)和計(jì)算機(jī)等數(shù)據(jù)終端?，F(xiàn)有的傳輸媒介電纜、微波中繼和衛(wèi)星通信等將更多地采用數(shù)字傳輸。數(shù)字信號(hào)的載波調(diào)制是信道編碼的一部分，之所以在信源編碼和傳輸通道之間插入信道編碼是因?yàn)橥ǖ兰跋鄳?yīng)的設(shè)備對所要傳輸?shù)臄?shù)字信號(hào)有一

21、定的限制，未經(jīng)處理的數(shù)字信號(hào)源不能適應(yīng)這些限制。由于傳輸信道的頻帶資源總是有限的，因此在充分得利用現(xiàn)有資源的前提下，提高傳輸效率就是通信系統(tǒng)所追求的最重要指標(biāo)之一。模擬通信很難控制傳輸效率，最常見到的單邊帶調(diào)幅（SSB）或殘留邊帶調(diào)幅（VSB）可以節(jié)省近一半的傳輸頻帶。由于數(shù)字信號(hào)只有“0”和“1”兩種狀態(tài)，所以數(shù)字調(diào)制完全可以理解為像報(bào)務(wù)員用開關(guān)鍵控制載波的過程，因此數(shù)字信號(hào)的調(diào)制方式一般均為較簡單的鍵控方式?，F(xiàn)代通信系統(tǒng)的發(fā)展隨著V

22、HDL等設(shè)計(jì)語言的出現(xiàn)和ASIC的應(yīng)用進(jìn)入了一個(gè)新的階段。由于大多數(shù)信號(hào)都是帶通型的，所以必</p><p><b>　　研究目的及意義</b></p><p>　　這個(gè)課題是基于FGPA設(shè)計(jì)并制作一個(gè)2ASK調(diào)制解調(diào)器，實(shí)現(xiàn)數(shù)字信號(hào)對載波的調(diào)制和解調(diào)。通過這個(gè)課題理解掌握課題涉及的相關(guān)內(nèi)容，熟練使用相關(guān)開發(fā)工具軟件Quartus II，熟悉數(shù)字信號(hào)載波調(diào)制解調(diào)的基本

23、方式。</p><p>　　調(diào)制的目的是把要傳輸?shù)哪M信號(hào)或數(shù)字信號(hào)變換成適合信道傳輸?shù)男盘?hào)，這就意味著把基帶信號(hào)（信源）轉(zhuǎn)變?yōu)橐粋€(gè)相對基帶頻率而言頻率非常高的代通信號(hào)。該信號(hào)稱為已調(diào)信號(hào)，而基帶信號(hào)稱為調(diào)制信號(hào)。調(diào)制可以通過使高頻載波隨信號(hào)幅度的變化而改變載波的幅度、相位或者頻率來實(shí)現(xiàn)。調(diào)制過程用于通信系統(tǒng)的發(fā)端。在接收端需將已調(diào)信號(hào)還原成要傳輸?shù)脑夹盘?hào)，也就是將基帶信號(hào)從載波中提取出來以便預(yù)定的接受者（信宿

24、）處理和理解的過程。該過程稱為解調(diào)。</p><p>　　現(xiàn)代通信系統(tǒng)是一個(gè)十分復(fù)雜的工程系統(tǒng)，通信系統(tǒng)設(shè)計(jì)研究也是一項(xiàng)十分復(fù)雜的技術(shù)。由于技術(shù)的復(fù)雜性，在現(xiàn)代通信技術(shù)中，越來越重視采用計(jì)算機(jī)仿真技術(shù)來進(jìn)行系統(tǒng)分析和設(shè)計(jì)。隨著電子信息技術(shù)的發(fā)展，已經(jīng)從仿真研究和設(shè)計(jì)輔助工具，發(fā)展成為今天的軟件無線電技術(shù)，這就使通信系統(tǒng)的仿真研究具有更重要和更實(shí)用的意義。而其中數(shù)字信號(hào)的調(diào)制和解調(diào)已成為重中之重。</p>

25、;<p><b>　　國內(nèi)外研究現(xiàn)狀</b></p><p>　　當(dāng)今社會(huì)通信信號(hào)調(diào)制識(shí)別成為研究熱點(diǎn)之一，國內(nèi)外都有相關(guān)方面的研究，并且取得很好的結(jié)果。近十幾年來，隨著計(jì)算機(jī)，人工智能，模式識(shí)別和信號(hào)處理等技術(shù)的飛速發(fā)展.通信信號(hào)的自動(dòng)調(diào)制識(shí)別技術(shù)得到長足地發(fā)展[1]。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用, 2PSK及2DPSK是數(shù)字調(diào)制傳輸?shù)膬煞N常用方式，PSK是

26、由載波相位來表示信號(hào)占和空或者二進(jìn)制1和O。對于有線線路上較高的數(shù)據(jù)傳輸速率，可能發(fā)生4個(gè)或8個(gè)不同的相移，系統(tǒng)要求在接收機(jī)上有精確和穩(wěn)定的參考相位來分辨所使用的各種相位。利用不同的連續(xù)的相移鍵控，這個(gè)參考相位被按照相位改變而進(jìn)行的編碼數(shù)據(jù)所取代，并且通過將相位與前面的位進(jìn)行比較來檢測。而DPSK是通過相位的改變，來傳送信息。</p><p>　　隨著社會(huì)的不斷數(shù)字化，數(shù)字集成電路得到廣泛應(yīng)用。數(shù)字集成電路本身在

27、不斷地進(jìn)行更新?lián)Q代[2]。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計(jì)與制造集成電路的任務(wù)已不完全由半導(dǎo)體廠商來獨(dú)立承擔(dān)。系統(tǒng)設(shè)計(jì)師們更愿意自己設(shè)計(jì)專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計(jì)周期盡可能短，最好是在實(shí)驗(yàn)室里就能設(shè)計(jì)出合適的ASIC芯片，并且立即投入實(shí)際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD

28、)，其中應(yīng)用最廣泛的當(dāng)屬現(xiàn)場可編程門陣列(FPGA)和復(fù)雜可編程邏輯器件(CPLD) [3]。</p><p>　　硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)[4]。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過

29、自動(dòng)綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)[5]。</p><p>　　目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計(jì)，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進(jìn)行設(shè)計(jì)[6]。</p><p>　　硬件描述語言HDL的發(fā)展至今已有2

30、0多年的歷史，并成功地應(yīng)用于設(shè)計(jì)的各個(gè)階段：建模、仿真、驗(yàn)證和綜合等。到20世紀(jì)80年代，已出現(xiàn)了上百種硬件描述語言，對設(shè)計(jì)自動(dòng)化曾起到了極大的促進(jìn)和推動(dòng)作用[7]。但是，這些語言一般各自面向特定的設(shè)計(jì)領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計(jì)的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。20世紀(jì)80年代后期，VHDL和Verilog HDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標(biāo)準(zhǔn)。</p>

31、<p>　　現(xiàn)在，隨著系統(tǒng)級FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計(jì)和系統(tǒng)設(shè)計(jì)變得越來越重要。傳統(tǒng)意義上的硬件設(shè)計(jì)越來越傾向于與系統(tǒng)設(shè)計(jì)和軟件設(shè)計(jì)結(jié)合。硬件描述語言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語言，像Superlog、SystemC、Cynlib C++等等[8]。究竟選擇哪種語言進(jìn)行設(shè)計(jì)，整個(gè)業(yè)界正在進(jìn)行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計(jì)做一些有意義的工作，也為發(fā)展我們未

32、來的芯片設(shè)計(jì)技術(shù)打好基礎(chǔ)。</p><p>　　研究進(jìn)展情況及研究方向</p><p>　　早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能[9]。 </p><p>　　其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD

33、)，它能夠完成各種數(shù)字邏輯功能[10]。典型的PLD由一個(gè)“與”門和一個(gè)“或”門陣列組成，而任意一個(gè)組合邏輯都可以用“與一或”表達(dá)式來描述，所以， PLD能以乘積和的形式完成大量的組合邏輯功能。</p><p>　　這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯) [11]。 PAL由一個(gè)可編程的“與”平面和一個(gè)固定的“或”平面構(gòu)成，或門的輸．出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。 PAL器

34、件是現(xiàn)場可編程的，它的實(shí)現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)[12]。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一個(gè)“與”平面和一個(gè)“或”平面構(gòu)成，但是這兩個(gè)平面的連接關(guān)系是可編程的。 PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的[13]。  在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL (Generic Array Logic)，如GAL16V8,GAL22V10 等。它采用了EEP

35、ROM工藝，實(shí)現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計(jì)具有很強(qiáng)的靈活性，至今仍有許多人使用。 這些早期的PLD器件的一個(gè)共同特點(diǎn)是可以實(shí)現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實(shí)現(xiàn)規(guī)模較小的電路[14]。 </p><p>　　為了彌補(bǔ)這一缺陷，20世紀(jì)80年代中期。 Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴(kuò)展型 CPLD(Complex Program

36、mab1e Logic Dvice)和與標(biāo)準(zhǔn)門陣列類似的FPGA(Field Programmable Gate Array)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點(diǎn)。 這兩種器件兼容了PLD和通用門陣列的優(yōu)點(diǎn)，可實(shí)現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實(shí)

37、時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計(jì)和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件[15]。</p><p>　　PLD 在近20 年的時(shí)間里已經(jīng)得到了巨大的發(fā)展,在未來的發(fā)展中,將呈現(xiàn)以下幾個(gè)方面的趨勢:</p><p>　?。?） 向大規(guī)模、高集成度方向進(jìn)一步發(fā)展</p>&

38、lt;p>　　當(dāng)前,PLD 的規(guī)模已經(jīng)達(dá)到了百萬門級,在工藝上,芯片的最小線寬達(dá)到了 0.13μm,并且還會(huì)向著大規(guī)模、高集成度方向進(jìn)一步發(fā)展。</p><p>　?。?） 向低電壓、低功耗的方向發(fā)展</p><p>　　PLD 的內(nèi)核電壓在不斷的降低,經(jīng)歷 5 V →3.3 V →2.5 V →1.8 V 的演變,未來將會(huì)更低。工作電壓的降低使得芯片的功耗也大大減少,這樣就適應(yīng)了一

39、些低功耗場合的應(yīng)用,比如移動(dòng)通信設(shè)備、個(gè)人數(shù)字助理等。</p><p>　?。?） 向高速可預(yù)測延時(shí)方向發(fā)展</p><p>　　由于在一些高速處理的系統(tǒng)中,數(shù)據(jù)處理量的激增要求數(shù)字系統(tǒng)有大的數(shù)據(jù)吞吐速率,比如對圖像信號(hào)的處理,這樣就對 PLD 的速度指標(biāo)提出了更高的要求;另外,為了保證高速系統(tǒng)的穩(wěn)定性,延時(shí)也是十分重要的。用戶在進(jìn)行系統(tǒng)重構(gòu)的同時(shí),擔(dān)心的是延時(shí)特性會(huì)不會(huì)因重新布線的改變而

40、改變,如果改變,將會(huì)導(dǎo)致系統(tǒng)性能的不穩(wěn)定性,這對龐大而高速的系統(tǒng)而言將是不可想象的,帶來的損失也是巨大的。因此,為了適應(yīng)未來復(fù)雜高速電子系統(tǒng)的要求,PLD 的高速可預(yù)測延時(shí)也是一個(gè)發(fā)展趨勢。</p><p>　?。? ）向數(shù)摸混合可編程方向發(fā)展</p><p>　　迄今為止,PLD 的開發(fā)與應(yīng)用的大部分工作都集中在數(shù)字邏輯電路上,在未來幾年里,這一局面將會(huì)有所改變,模擬電路和數(shù)摸混合電路的

41、可編程技術(shù)得到發(fā)展。目前的技術(shù) ISPPAC 可實(shí)現(xiàn) 3 種功能:信號(hào)調(diào)整、信號(hào)處理和信號(hào)轉(zhuǎn)換。信號(hào)調(diào)整主要是對信號(hào)進(jìn)行放大、衰減和濾波;信號(hào)處理是對信號(hào)進(jìn)行求和、求差和積分運(yùn)算;信號(hào)轉(zhuǎn)換則是指把數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)。EPAC 芯片集中了各種模擬功能電路,如可編程增益放大器、可編程比較器、多路復(fù)用器、可編程 A/D 轉(zhuǎn)換器、濾波器和跟蹤保持放大器等。</p><p>　　（5） 向多功能、嵌入式模塊方向發(fā)展&l

42、t;/p><p>　　現(xiàn)在,PLD 內(nèi)已經(jīng)廣泛嵌入 RAM/ ROM ,FIFO 等存儲(chǔ)器模塊,這些嵌入式模塊可以實(shí)現(xiàn)更快的無延時(shí)的運(yùn)算與操作。特別是美國 Altrea 公司于2000 年對可編程片上系統(tǒng) （System On Programmable Chip ,SOPC） 的提出,使得以 FPGA 為物理載體、在單一的 FPGA 中實(shí)現(xiàn)包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速器系統(tǒng)、DSP 系統(tǒng)、數(shù)字通

43、信系統(tǒng)、存儲(chǔ)電路以及普通數(shù)字系統(tǒng)更是成為目前電子技術(shù)中的研究熱點(diǎn)。</p><p>　　微電子設(shè)計(jì)工業(yè)的設(shè)計(jì)線寬已經(jīng)從0.25μm向 0.18μm變遷，而且正在向0.13μm和90nm的目標(biāo)努力邁進(jìn)。到0.13μm這個(gè)目標(biāo)后，90%的信號(hào)延遲將由線路互連所產(chǎn)生。為了設(shè)計(jì)工作頻率近2GHz的高性能電路，就必須解決感應(yīng)、電遷移和襯底噪聲問題（同時(shí)還有設(shè)計(jì)復(fù)雜度問題）。</p><p>　　未來

44、幾年的設(shè)計(jì)中所面臨的挑戰(zhàn)有哪些？標(biāo)準(zhǔn)組織怎樣去面對？當(dāng)設(shè)計(jì)線寬降到0.13μm，甚至更小時(shí)，將會(huì)出現(xiàn)四個(gè)主要的趨勢：</p><p><b>　　◇ 設(shè)計(jì)再利用；</b></p><p>　　◇ 設(shè)計(jì)驗(yàn)證（包括硬件和軟件）；</p><p>　　◇ 互連問題將決定對時(shí)間、電源及噪聲要求；</p><p>　　◇ 系統(tǒng)級芯

45、片設(shè)計(jì)要求。</p><p>　　滿足未來設(shè)計(jì)者需要的設(shè)計(jì)環(huán)境將是多家供應(yīng)商提供解決方案的模式，因?yàn)樯婕暗膯栴}面太廣且太復(fù)雜，沒有哪個(gè)公司或?qū)嶓w可以獨(dú)立解決。實(shí)際上，人們完全有理由認(rèn)為，對下一代設(shè)計(jì)問題解決方案的貢獻(xiàn)，基礎(chǔ)研究活動(dòng)與獨(dú)立產(chǎn)業(yè)的作用將同等重要[16]。</p><p><b>　　PSK調(diào)制原理</b></p><p><b

46、>　　數(shù)字調(diào)制介紹</b></p><p>　　數(shù)字調(diào)制的概念：用二進(jìn)制（多進(jìn)制）數(shù)字信號(hào)作為調(diào)制信號(hào)，去控制載波某些參量的變化，這種把基帶數(shù)字信號(hào)變換成頻帶數(shù)字信號(hào)的過程稱為數(shù)字調(diào)制，反之，稱為數(shù)字解調(diào)。數(shù)字調(diào)制的分類：</p><p>　?。?）線性調(diào)制方式：線性調(diào)制方式主要有各種進(jìn)制的PSK和QAM等。線性調(diào)制方式又可分為頻譜高效和功率高效兩種。在線性數(shù)字調(diào)制技術(shù)中

47、，傳輸信號(hào)的幅度s(t)隨調(diào)制數(shù)字信號(hào)m(t)的變化而呈線性變化。 線性數(shù)字調(diào)制技術(shù)帶寬效率較高，所以非常適用于在有窄頻帶要求下，需要容納越來越多用戶的無線通信系統(tǒng)。在線性數(shù)字調(diào)制方案中，傳輸信號(hào)s(t)可表示為：</p><p>　　線性數(shù)字調(diào)制方案有很好的頻譜效率，但傳輸中必須使用功率效率低的RF放大器。</p><p>　?。?）恒定包絡(luò)調(diào)制方式：恒定包絡(luò)調(diào)制方式主要有MSK、TFM

48、（平滑調(diào)頻）、GMSK等。其主要特點(diǎn)是這種已調(diào)信號(hào)具有包絡(luò)幅度不變的特性，其發(fā)射功率放大器可以在非線性狀態(tài)而不引起嚴(yán)重的頻譜擴(kuò)散。</p><p>　　（3）數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu) </p><p>　　圖1-1 數(shù)字調(diào)制系統(tǒng)的基本結(jié)構(gòu)</p><p>　?。?）數(shù)字調(diào)制的性能指標(biāo)</p><p>　　數(shù)字調(diào)制的性能指標(biāo)通常通過功率有效性p

49、（Power Efficiency）和帶寬有效性B（Spectral Efficiency）來反映。功率有效性p是反映調(diào)制技術(shù)在低功率電平情況下保證系統(tǒng)誤碼性能的能力，可表述成每比特的信號(hào)能量與噪聲功率譜密度之比：</p><p>　　二進(jìn)制相移鍵控（PSK）的調(diào)制</p><p>　?。?）PSK信號(hào)的產(chǎn)生</p><p>　　圖1-2 PSK信號(hào)的產(chǎn)生方式以及

50、波形示例</p><p>　　一個(gè)二進(jìn)制的PSK信號(hào)可視為一個(gè)雙極性脈沖序列s(t)與一個(gè)載波 的乘積，即：</p><p><b>　　也可以寫成：</b></p><p>　　數(shù)字調(diào)相波可以用矢量圖表示其相位變化的規(guī)則，根據(jù)CCITT規(guī)定，存在A、B兩種表示相位變化的矢量圖，如下圖所示。圖中的虛線表示參考矢量，它代表未調(diào)制載波的

51、相位。</p><p>　　圖1-3 二相移相信號(hào)矢量圖</p><p>　　(2)PSK信號(hào)的功率譜特性:2PSK信號(hào)的功率譜密度采用與求2ASK信號(hào)功率譜密度相同的方法。PSK信號(hào)的功率譜密度為:</p><p>　　式中， 為基帶信號(hào)s(t)的功率譜密度。</p><p>　　當(dāng)0、1等概出現(xiàn)時(shí)，雙極性基帶信號(hào)功率譜密度為:&l

52、t;/p><p>　　則2PSK信號(hào)的功率譜密度為:</p><p>　　圖1-4 PSK信號(hào)功率譜密度</p><p>　　圖1-5 雙極性基帶功率譜密度</p><p>　　PSK信號(hào)譜，形狀為 ，以 為中心的DSB譜</p><p>　　PSK信號(hào)傳輸帶寬 (取主

53、瓣寬度）</p><p>　　差分相移鍵控（DPSK）調(diào)制原理</p><p><b>　　差分相移鍵控原理</b></p><p>　　差分相移鍵控（Differential Phase Shift Keying，DPSK）是一種最常用的相對調(diào)相方式，采用非相干的相移鍵控形式。它不需要在接收機(jī)端有相干參考信號(hào)，而且非相干接收機(jī)容易實(shí)現(xiàn)，價(jià)格便

54、宜，因此在無線通信系統(tǒng)中廣泛使用。</p><p>　　差分相移鍵控（DPSK）是利用相鄰二個(gè)碼元的載波信號(hào)初始相位的相對變化來表示所傳輸?shù)拇a元。所謂相位變化，又有向量差和相位差兩種定義方法。向量差是指前一碼元的終相位與本碼元初相位比較，是否發(fā)生了相位的變化，而相位差是值前后兩碼元的初相位是否發(fā)生了變化。按向量差和相位差畫出的DPSK波形是不同的。但是絕對移相波形規(guī)律比較簡單，而相對移相波形規(guī)律比較復(fù)雜。當(dāng)有加性

55、高斯白噪聲時(shí)，平均錯(cuò)誤概率如下所示為:</p><p>　　2DPSK同樣存在A、B方式矢量圖，圖中虛線表示的參考矢量代表前一個(gè)碼元已調(diào)載波的相位。B方式下，每個(gè)碼元的載波相位相對于參考相位可取 ，所以其相鄰碼元之間必然發(fā)生載波相位的跳變，接收端可以據(jù)此確定每個(gè)碼元的起止時(shí)刻（即提供碼元定時(shí)信息），而A方式卻可能存在前后碼元載波相位連續(xù)。</p><p>　　圖2-1 2DPSK同

56、樣存在A、B方式矢量圖</p><p>　　絕對碼—相對碼(差分編碼)</p><p>　　絕對碼和相對碼之間的關(guān)系為：</p><p>　　若定義Δφ為2DPSK方式下本碼元初相與前一碼元初相之差，并設(shè)Δφ＝π相→“1”、 Δφ＝0相→“0”，為了比較，設(shè)2PSK方式下φ＝π相→“0”、 φ＝0相→“1”，則數(shù)字信息序列與2PSK、2DPSK信號(hào)的碼元相位關(guān)系如表

57、所示。</p><p>　　表2-1 2PSK、2DPSK信號(hào)的碼元相位關(guān)系</p><p>　　圖2-2 絕對碼相對碼相位比較</p><p>　　3. 差分相移鍵控（DPSK）解調(diào)原理</p><p>　　極性比較法(相干解調(diào))</p><p>　?。?）輸入DPSK信號(hào)經(jīng)過帶通濾波器后，加到乘法器，乘法器將輸

58、入信號(hào)與載波極性進(jìn)行比較。極性比較電路符合絕對移相定義（因絕對移相信號(hào)的相位是相對于載波而言的），經(jīng)低通和判決電路后，還原的是相對碼。要得到原基帶信號(hào)，還必須經(jīng)過相對碼-絕對碼變換器。不難看出，極性比較原理是將DPSK信號(hào)與參考載波進(jìn)行相位比較，恢復(fù)出相對碼，然后進(jìn)行查分譯碼，由相對碼還原成絕對碼，得到原絕對碼基帶信號(hào)。</p><p>　?。?）DPSK解調(diào)器由三部分組成，乘法器和載波提取電路實(shí)際上就是相干檢測

59、器。后面的相對碼（差分碼）-絕對碼變化電路，即相對碼（差分碼）譯碼器，其余部分完成低通判決任務(wù)。</p><p>　　當(dāng)輸入為“1”碼時(shí)，Ucpsk(t)=Uask(t)=Acos(2Πfct),因此CPSK解調(diào)的情況完全與ASK解調(diào)相同，此時(shí)低通輸出：X(t)=a+nc(t)</p><p>　　當(dāng)輸入為“0”碼時(shí)，Ucpsk(t) =Acos(2Πfct+Π)=- Acos(2Πfct

60、),此時(shí)與ASK情況不同。由于Acos(2Πfct)= - Acos(2Πfct)，則x(t)=-A+nc(t)。</p><p><b>　　圖3-1 相干解調(diào)</b></p><p><b>　　相位比較法</b></p><p>　　DPSK相位比較法解調(diào)器原理如下圖。其基本原理是將接收到的前后碼元所對應(yīng)以前以碼元的

61、載波相位作為后一碼元的參考相位。所以稱為相位比較法或者是稱為差分相位檢測法。該電路與極性比較法不同之處在于乘法器中與信號(hào)相乘的不是載波，而是前一碼元的信號(hào)，該信號(hào)相位隨機(jī)且有噪聲，它的性能低于極性比較法的性能。輸入的UDPSK信號(hào)一路直接加到乘法器，另一路經(jīng)過延遲線延遲一個(gè)碼元的時(shí)間Tb后，加到乘法器作為相干載波。若不考慮噪聲的影響，設(shè)前一碼元載波的相位為ψ1，后以碼元載波的相位為ψ2，則乘法器的輸出為：</p><

62、p>　　cos(ωct+ω1)·cos(ωct+ψ2)=1/2[cos(ψ1+ψ2)+cos(2ωct+ψ1+ψ2)]</p><p>　　經(jīng)過低通濾波器濾出高頻項(xiàng)，輸出為：</p><p>　　U0(t)=1/2cos(ψ1-ψ2)=1/2cosΔψ</p><p>　　式中，Δψ=ψ1-ψ2，是前后碼元對應(yīng)的載波相位差。由調(diào)相關(guān)系可知，Δψ=0時(shí)

63、，發(fā)送“0”；Δψ=π時(shí)，發(fā)送“1”，則取樣判決器的判決規(guī)則是：U0(t)>0,判決為“0”；U0(t)<0,判決為“1”。可直接解調(diào)出原絕對碼基帶信號(hào)。然而，相位比較法電路是將本碼元信號(hào)與前一碼元信號(hào)相位比較，它適合與按相位差定義的DPSK信號(hào)的解調(diào)，對碼元寬度為非整數(shù)倍的載頻周期的按向量差定義的DPSK信號(hào)，該電路不起作用。</p><p>　　圖3-2 相位比較法</p><

64、;p>　　DPSK調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)</p><p><b>　　DPSK的總體設(shè)計(jì)</b></p><p>　　數(shù)字化、信息化的時(shí)代，數(shù)字集成電路應(yīng)用得非常廣泛。隨著微電子技術(shù)和工藝的發(fā)展，數(shù)字集成電路從電子管、晶體管、中小規(guī)模集成電路、超大規(guī)模集成電路(VLSIC)逐步發(fā)展到今天的專用集成電路(ASIC)。但是ASIC因其設(shè)計(jì)周期長，改版投資大，靈活性差等缺

65、陷制約著它的應(yīng)用范圍?？删幊踢壿嬈骷某霈F(xiàn)彌補(bǔ)了ASIC的缺陷，使得設(shè)計(jì)的系統(tǒng)變得更加靈活，設(shè)計(jì)的電路體積更加小型化，重量更加輕型化，設(shè)計(jì)的成本更低，系統(tǒng)的功耗也更小了。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可

66、編程器件門電路數(shù)有限的缺點(diǎn)。整個(gè)信號(hào)處理過程全部采用VHDL硬件描述語言來設(shè)計(jì)，并用Quartus II仿真系統(tǒng)功能對程序進(jìn)行調(diào)試，分析仿真結(jié)果，以滿足系統(tǒng)設(shè)計(jì)的要求。FPGA芯片結(jié)合了專用集成電路和DSP的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。FPGA中既減少了大量硬件連線，又降低了干擾，系統(tǒng)實(shí)現(xiàn)</p><p>　　圖4-1 FPGA實(shí)現(xiàn)的總體框架</p><p>　　CP

67、SK調(diào)制電路的VHDL建模與程序設(shè)計(jì)</p><p>　　4.2.1 CPSK調(diào)制的VHDL建模</p><p>　　CPSK調(diào)制方框圖如圖4-2所示。CPSK調(diào)制器模型主要由計(jì)數(shù)器和二選一開關(guān)等組成。計(jì)數(shù)器對外部時(shí)鐘信號(hào)進(jìn)行分頻與計(jì)數(shù)，并輸出兩路相位相反的數(shù)字載波信號(hào)；二選一開關(guān)的功能是：在基帶信號(hào)的控制下，對兩路載波信號(hào)進(jìn)行選通，輸出的信號(hào)即為CPSK信號(hào)。圖中沒有包含模擬電路部分，輸

68、出信號(hào)為數(shù)字信號(hào)。</p><p>　　圖4-2 CPSK調(diào)制方框圖</p><p>　　首先將頻率為fc的時(shí)鐘信號(hào)CLK分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號(hào)，在以q =4循環(huán)計(jì)數(shù)時(shí)，從圖4-3所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同 。</p><p>　　首先將頻率為fc的時(shí)鐘信號(hào)CLK分頻產(chǎn)生兩路相位相反頻率為fc/2的載波信號(hào)

69、，在以q =4循環(huán)計(jì)數(shù)時(shí)，從圖4-3所示的流程圖可以知道f1與f2的相位一直是相反的，頻率必然相同 。</p><p>　　圖4-3 CPSK調(diào)制分頻部分程序設(shè)計(jì)流程圖</p><p>　　如下圖4-4 所示為二選一電路的VHDL程序設(shè)計(jì)流程圖，用一個(gè)簡單的二重判斷語句便可完成這一功能。</p><p>　　圖4-4 二選一電路的VHDL程序設(shè)計(jì)流程圖</

70、p><p>　　在程序中涉及到一些頻率計(jì)算，時(shí)鐘clk的頻率為fc，則其周期為Tc=1/fc，經(jīng)分頻之后f1和f2的頻率為fc/2,周期為T=2*Tc。在輸入的基帶信號(hào)x應(yīng)為2*Tc的整數(shù)倍，這樣利于與波形的分析觀察。</p><p>　　4.2.2 程序及仿真結(jié)果分析</p><p>　　CPSK調(diào)制程序如附錄A 所示。CPSK調(diào)制VHDL程序仿真圖如圖4-5、4-6

71、 所示。</p><p>　　圖4-5 CPSK調(diào)制VHDL程序仿真全圖</p><p>　　圖4-6 CPSK調(diào)制VHDL程序仿真局部放大圖</p><p>　　載波信號(hào)f1、f2是通過時(shí)鐘clk分頻得到的，所以滯后clk一個(gè)周期，調(diào)制的輸出信號(hào)是有載波得來的，所以滯后載波f1、f2一個(gè)周期，從圖中調(diào)制輸出信號(hào)y可看出對輸入基帶信號(hào)調(diào)制的成功。</p>

72、;<p>　　CPSK解調(diào)電路的VHDL建模與程序設(shè)計(jì)</p><p>　　CPSK解調(diào)器的建模方框圖如圖 4-7所示。圖中的計(jì)數(shù)器q輸出與發(fā)端同步的0相數(shù)字載波。判決器的工作原理是：把計(jì)數(shù)器輸出的0相載波與數(shù)字CPSK信號(hào)中的載波進(jìn)行邏輯“與”運(yùn)算，當(dāng)兩比較信號(hào)在判決時(shí)刻都為“1”時(shí)，輸出為“1”，否則輸出為“0”，以實(shí)現(xiàn)解調(diào)的目的。圖中沒有包含模擬電路部分，調(diào)制信號(hào)為數(shù)字信號(hào)。</p>

73、;<p>　　圖4-7 CPSK解調(diào)器的建模方框圖</p><p>　　圖4-8 CPSK解調(diào)電路的VHDL程序設(shè)計(jì)流程圖</p><p>　　程序?qū)斎氲男盘?hào)進(jìn)行抽樣判決，以計(jì)數(shù)器q來規(guī)定抽樣間隔時(shí)間，q以4位循環(huán)計(jì)數(shù)，這里就形成4個(gè)周期的clk間隔來抽樣判決一次，根據(jù)輸入已調(diào)信號(hào)的相位判斷出調(diào)制前的信號(hào)。</p><p>　　4.3.2 CPS

74、K解調(diào)的VHDL程序及仿真結(jié)果分析</p><p>　　CPSK解調(diào)的VHDL程序如附錄B所示，程序成功仿真后的波形圖如圖4-9 所示。當(dāng)start為高電平時(shí)，進(jìn)行CPSK解調(diào)，計(jì)數(shù)器開始計(jì)數(shù)，并在q=0時(shí)根據(jù)x的電平來進(jìn)行抽樣，并判決輸出為y，輸出的y滯后輸入的x一個(gè)clk。</p><p>　　圖4-9 CPSK解調(diào)的VHDL程序仿真波形圖</p><p>　

75、　DPSK調(diào)制電路的VHDL建模與程序設(shè)計(jì)</p><p>　　4.4.1 DPSK調(diào)制電路方框圖模型</p><p>　　DPSK調(diào)制方框圖如圖4-10 所示。圖中計(jì)數(shù)與圖4-7中的計(jì)數(shù)器相同。異或門與寄存器共同完成絕/相變換功能；CPSK調(diào)制器與圖12 CPSK調(diào)制器相同。</p><p>　　圖4-10 DPSK調(diào)制電路方框圖</p><

76、p>　　下面程序設(shè)計(jì)部分就只包含絕對碼到相對碼的轉(zhuǎn)換，碼型轉(zhuǎn)換后再通過CPSK調(diào)制就實(shí)現(xiàn)了DPSK調(diào)制。如圖4-11所示為絕對碼轉(zhuǎn)換為相對碼的VHDL程序設(shè)計(jì)流程圖。這里確定計(jì)數(shù)器q的循環(huán)周期為4，所以絕對碼碼元長度確定為4倍的clk。要完成， 利用VHDL程序中信號(hào)的延時(shí)性，用xx=xxx,</p><p>　　y=xxx兩個(gè)公式就能完成絕對碼到相對碼的轉(zhuǎn)換。</p><p>　　

77、圖4-11 絕對碼轉(zhuǎn)換為相對碼的VHDL程序設(shè)計(jì)流程圖</p><p>　　4.4.2 絕對碼轉(zhuǎn)換為相對碼的VHDL程序及仿真結(jié)果分析</p><p>　　絕對碼轉(zhuǎn)換為相對碼的VHDL程序如附錄C所示。絕對碼轉(zhuǎn)換為相對碼的VHDL程序仿真成功后的波形圖如圖4-12 所示，clk為系統(tǒng)時(shí)鐘，當(dāng)start為高電平時(shí)，進(jìn)行絕對碼到相對碼的轉(zhuǎn)換，這時(shí)輸入的絕對碼是按4個(gè)clk的周期為碼元長度，輸

78、入的數(shù)字信號(hào)一定要注意這點(diǎn)。q為計(jì)數(shù)器，循環(huán)4位，在q=0時(shí)，對輸入的絕對碼x進(jìn)行運(yùn)算，得到y(tǒng)。輸出y是輸入信號(hào)x與中間寄存信號(hào)xx的異或。同時(shí)輸出的y滯后于信號(hào)x一個(gè)clk。</p><p>　　圖4-12 絕對碼轉(zhuǎn)換為相對碼的VHDL程序仿真波形</p><p>　　DPSK解調(diào)電路的VHDL建模與程序設(shè)計(jì)</p><p>　　4.5.1 DPSK解調(diào)電路的設(shè)

79、計(jì)</p><p>　　DPSK解調(diào)電路的方框圖如圖4-13 所示，DPSK解調(diào)電路采用CPSK解調(diào)電路加一個(gè)相對碼到絕對碼的轉(zhuǎn)換即可實(shí)現(xiàn)。CPSK解調(diào)電路和4.3節(jié)一樣，相對碼/絕對碼變換過程都是以計(jì)數(shù)器輸出信號(hào)為時(shí)鐘的控制下完成的，下面就只設(shè)計(jì)相對碼到絕對碼的轉(zhuǎn)換程序即可。</p><p>　　圖4-13 DPSK解調(diào)電路的方框圖</p><p>　　如下圖4

80、-14 所示為相對碼到絕對碼轉(zhuǎn)換的VHDL程序設(shè)計(jì)流程圖。這里確定計(jì)數(shù)器q的循環(huán)周期為4，所以相絕對碼碼元長度確定為4倍的clk。利用VHDL程序中信號(hào)的延時(shí)性，用y=xxx，xx=x兩個(gè)公式就能完成相對碼到絕對碼的轉(zhuǎn)換。</p><p>　　圖4-14 相對碼到絕對碼轉(zhuǎn)換的VHDL程序設(shè)計(jì)流程圖</p><p>　　4.5.2 相對碼到絕對碼的轉(zhuǎn)換程序及仿真波形分析</p>

81、<p>　　相對碼轉(zhuǎn)換為絕對碼的VHDL程序如附錄D所示。相對碼轉(zhuǎn)換為絕對碼的VHDL程序仿真成功后的波形圖如圖4-15 所示，clk為系統(tǒng)時(shí)鐘，當(dāng)start為高電平時(shí)，進(jìn)行相對碼到絕對碼的轉(zhuǎn)換，這時(shí)輸入的相對碼是按4個(gè)clk的周期為碼元長度，輸入的數(shù)字信號(hào)一定要注意這點(diǎn)。q為計(jì)數(shù)器，循環(huán)4位，在q=3時(shí)，對輸入的相對碼x進(jìn)行運(yùn)算，得到y(tǒng)。輸出y是輸入信號(hào)x與xx（輸入信號(hào)x延時(shí)一個(gè)基帶碼長）的異或。同時(shí)輸出的y滯后于輸

82、入信號(hào)x一個(gè)基帶碼長(4個(gè)clk)。</p><p>　　圖4-15 相對碼轉(zhuǎn)換為絕對碼的VHDL程序仿真波形圖</p><p>　　注：工程的所有源碼都列在附錄中，完整的工程文檔在電子稿“PL_CPSK”文件夾中</p><p><b>　　總結(jié)</b></p><p>　　這次的畢業(yè)設(shè)計(jì)讓我收獲良多，將以前所學(xué)的通

83、信原理知識(shí)和FPGA綜合起來運(yùn)用，并且應(yīng)用的如此實(shí)際。這次我的設(shè)計(jì)主要是傾向于軟件方面的，學(xué)會(huì)編寫和設(shè)計(jì)VHDL程序，然后在Quartus II軟件上進(jìn)行仿真。這次設(shè)計(jì)的一些總結(jié)如下：</p><p>　　(1) 完成了PSK通信系統(tǒng)的VHDL程序設(shè)計(jì)，并在此基礎(chǔ)上作了一系列的分析對比；</p><p>　　(2) 學(xué)習(xí)了FPGA的基本知識(shí)，從編程的角度出發(fā)完成了利用FPGA器件進(jìn)行理論設(shè)

84、計(jì)，并進(jìn)行了仿真。</p><p>　　(3) 進(jìn)一步加深了對通信模式的學(xué)習(xí)。</p><p><b>　　設(shè)計(jì)中存在的問題：</b></p><p>　　(1)程序編譯時(shí)，存在管腳不出信號(hào)，與延時(shí)有關(guān)。 </p><p>　　(2)系統(tǒng)仿真時(shí)，設(shè)計(jì)的CLK周期應(yīng)與器件的時(shí)延相適應(yīng)，否則也不能正確輸出。</p>

85、;<p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 杜慧敏，李肴謀.基于瓏行Verilog的FPGA設(shè)計(jì)基礎(chǔ)(M).第1版，西安:西安電子科技大學(xué)出版社，2006</p><p>　　[2] 徐現(xiàn)嶺.現(xiàn)代通信系統(tǒng)調(diào)制解調(diào)的基本技術(shù)和實(shí)現(xiàn)方法[D].西安電子科技大學(xué)，2008.1:5</p><p>　　[3] 常君

86、明，顏彬.數(shù)字通信原理(M).北京：清華大學(xué)出版社，2010.1：5</p><p>　　[4] 周燕..基于DSP的ASK調(diào)制解調(diào)的研究[D]. 西安石油大學(xué),2009.5:8</p><p>　　[5] JohnF,Wakerly．DIGITAL DESIGN Principles and Practices(3rd．ed)．北京：高等教育出版社影印，2001:34-86</p&

87、gt;<p>　　[6] Sklar,B.數(shù)字通信——基礎(chǔ)與應(yīng)用[M].徐平平等譯,北京：電子工業(yè)出版社，2010.4：128-134</p><p>　　[7] 梅燦華，張潛．基于FPGA的鍵控移頻調(diào)制解調(diào)器的設(shè)計(jì)與實(shí)現(xiàn)[J]．安徽大學(xué)學(xué)報(bào)：自然科學(xué)版，2005，29(2)：22—27</p><p>　　[8] Haykin,S.模擬與數(shù)字通信導(dǎo)論[M].徐波等譯.北京：

88、電子工業(yè)出版社，2007.2：196-211</p><p>　　[9] Madhow,U.數(shù)字通信基礎(chǔ)[M].趙志忠等譯，北京：人民郵電出版社，2010.8：5-133</p><p>　　[10] 常君明，顏彬.數(shù)字通信系統(tǒng)(M).北京：清華大學(xué)出版社,2010.1：67-100</p><p>　　[11] 李環(huán)，任波，華宇寧.通信系統(tǒng)仿真設(shè)計(jì)與應(yīng)用(M).北

89、京：電子工業(yè)出版社，2009.3：60-80</p><p>　　[12] 金瑋. 基于FPGA的振幅鍵控調(diào)制解調(diào)電路的設(shè)計(jì)與實(shí)現(xiàn)[J]. 科技信息（學(xué)術(shù)版），2007(24)：80-82</p><p>　　[13] 李卓藝， 林波. 頻率鍵控調(diào)制解調(diào)電路的設(shè)計(jì)[J].機(jī)電信息，2011(21)：147-149</p><p>　　[14] 樊昌信，任光亮.現(xiàn)代通

90、信原理(M).北京：人民郵電出版社，2009.10：112-136</p><p>　　[15] 潘莉， 郭東輝， 紀(jì)安妮等. 數(shù)字調(diào)制解調(diào)技術(shù)及其應(yīng)用的研究進(jìn)展[J]. 電訊技術(shù)，2001,41(5)：26-29</p><p>　　[16] Theodore S．Rappaport．Wireless communication principle & practice[M]．P

91、rentice Hall International．Inc．電子工業(yè)出版社，1999</p><p>　　[17] 潘莉， 郭東輝， 紀(jì)安妮，等. 數(shù)字調(diào)制解調(diào)技術(shù)及其應(yīng)用的研究進(jìn)展[J]. 電訊技術(shù)，2001,41(5)：26-29</p><p>　　[18] 段吉海，黃智偉. 基于CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì)(M).電子工業(yè)出版社，2004.1</p>

92、<p>　　[19] 王兆祥，韓政，張衛(wèi)東. 通信系統(tǒng)仿真(M). 國防工業(yè)出版社, 2009 .8</p><p>　　[20] 李環(huán)，任波，華宇寧.通信系統(tǒng)仿真設(shè)計(jì)與應(yīng)用(M).北京：電子工業(yè)出版社，2009.3：60-80</p><p><b>　　致謝</b></p><p>　　在論文完成之際，我要特別感謝我的指導(dǎo)xx老師

93、的熱情關(guān)懷和悉心指導(dǎo)。在我撰寫論文的過程中，老師傾注了大量的心血和汗水，無論是在論文的選題、構(gòu)思和資料的收集方面，還是在論文的研究方法以及成文定稿方面，我都得到了老師悉心細(xì)致的教誨和無私的幫助，特別是他廣博的學(xué)識(shí)、深厚的學(xué)術(shù)素養(yǎng)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和一絲不茍的工作作風(fēng)使我終生受益，在此表示真誠地感謝和深深的謝意。 </p><p>　　在論文的寫作過程中，也得到了許多同學(xué)的寶貴建議，同時(shí)還得到許多在工作過程中許多同事

94、的支持和幫助，在此一并致以誠摯的謝意。</p><p>　　感謝所有關(guān)心、支持、幫助過我的良師益友。</p><p>　　最后，向在百忙中抽出時(shí)間對本文進(jìn)行評審并提出寶貴意見的各位老師表示衷心地感謝！</p><p><b>　　附錄：代碼清單</b></p><p>　　附錄A. CPSK調(diào)制VHDL程序</p&

95、gt;<p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity PL_

96、CPSK is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘</p><p>　　start :in std_logic; --開始調(diào)制信號(hào)</p><p>　　x :in std_logic; --基帶信號(hào)</p><p&g

97、t;　　y :out std_logic); --已調(diào)制輸出信號(hào)</p><p>　　end PL_CPSK;</p><p>　　architecture behav of PL_CPSK is</p><p>　　signal q:std_logic_vector(1 downto 0); --2位計(jì)數(shù)器</p><

98、;p>　　signal f1,f2:std_logic; --載波信號(hào)</p><p><b>　　begin</b></p><p>　　process(clk) --此進(jìn)程主要是產(chǎn)生兩重載波信號(hào)f1，f2</p><p><b>　　begin</

99、b></p><p>　　if clk'event and clk='1' then </p><p>　　if start='0' then q<="00";</p><p>　　elsif q<="01" then f1<='1';f2<

100、='0';q<=q+1;</p><p>　　elsif q="11" then f1<='0';f2<='1';q<="00";</p><p>　　else f1<='0';f2<='1';q<=q+1;</p>

101、<p><b>　　end if;</b></p><p><b>　　end if;</b></p><p>　　end process;</p><p>　　process(clk,x) --此進(jìn)程完成對基帶信號(hào)x的調(diào)制 </p>

102、<p><b>　　begin</b></p><p>　　if clk'event and clk='1' then </p><p>　　if q(0)='1' then</p><p>　　if x='1' then y<=f1; --基帶信號(hào)

103、x為‘1’時(shí)，輸出信號(hào)y為f1 </p><p>　　else y<=f2; --基帶信號(hào)x為‘0’時(shí)，輸出信號(hào)y為f2</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p><b>

104、;　　end if;</b></p><p>　　end process;</p><p>　　end behav;</p><p>　　附錄B. CPSK解調(diào)VHDL程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;<

105、;/p><p>　　use ieee.std_logic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity PL_CPSK2 is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘&l

106、t;/p><p>　　start :in std_logic; --同步信號(hào)</p><p>　　x :in std_logic; --調(diào)制信號(hào)</p><p>　　y :out std_logic); --基帶信號(hào)</p><p&g

107、t;　　end PL_CPSK2;</p><p>　　architecture behav of PL_CPSK2 is</p><p>　　signal q:integer range 0 to 3; </p><p><b>　　begin</b></p><p>　　process(clk)

108、 --此進(jìn)程完成對CPSK調(diào)制信號(hào)的解調(diào)</p><p><b>　　begin</b></p><p>　　if clk'event and clk='1' then </p><p>　　if start='0' then q<=0;</p>

109、;<p>　　elsif q=0 then q<=q+1; --在q=0時(shí)，根據(jù)輸入信號(hào)x的電平來進(jìn)行判決</p><p>　　if x='1' then y<='1'; </p><p>　　else y<='0';</p><p><b>

110、;　　end if;</b></p><p>　　elsif q=3 then q<=0;</p><p>　　else q<=q+1;</p><p><b>　　end if;</b></p><p><b>　　end if;</b></p><p

111、>　　end process;</p><p>　　end behav;</p><p>　　附錄C. 絕對碼－相對碼轉(zhuǎn)換VHDL程序</p><p>　　library ieee;</p><p>　　use ieee.std_logic_arith.all;</p><p>　　use ieee.std_lo

112、gic_1164.all;</p><p>　　use ieee.std_logic_unsigned.all;</p><p>　　entity PL_DPSK is</p><p>　　port(clk :in std_logic; --系統(tǒng)時(shí)鐘</p><p>　　start :in std_logic;