課程設(shè)計(jì)報(bào)告---實(shí)時(shí)時(shí)鐘電路設(shè)計(jì)

1、<p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　題 目 實(shí)時(shí)時(shí)鐘電路設(shè)計(jì) </p><p>　　專(zhuān)業(yè)、學(xué)號(hào) </p><p>　　授課班號(hào) </p><p>　

2、　學(xué)生姓名 </p><p>　　指導(dǎo)教師 </p><p>　　完成時(shí)間 </p><p>　　課程設(shè)計(jì)（報(bào)告）任務(wù)書(shū)</p><p><b>　　（理 工 科 類(lèi)

3、）</b></p><p>　　Ⅰ、課程設(shè)計(jì)（報(bào)告）題目：</p><p>　　實(shí)時(shí)時(shí)鐘電路設(shè)計(jì) </p><p>　?、颉⒄n程設(shè)計(jì)（論文）工作內(nèi)容</p><p>　　課程設(shè)計(jì)目標(biāo)

4、 </p><p>　　《硬件描述語(yǔ)言》是一門(mén)技術(shù)性、應(yīng)用性很強(qiáng)的學(xué)科，實(shí)驗(yàn)課教學(xué)是它的一個(gè)極為重要的環(huán)節(jié)。不論理論學(xué)習(xí)還是實(shí)際應(yīng)用，都離不開(kāi)實(shí)驗(yàn)課教學(xué)。如果不在切實(shí)認(rèn)真地抓好學(xué)生的實(shí)踐技能的鍛煉上下功夫，單憑課堂理論課學(xué)習(xí)，勢(shì)必出現(xiàn)理論與實(shí)踐脫節(jié)、學(xué)習(xí)與應(yīng)用脫節(jié)的局面。《HDL項(xiàng)目設(shè)計(jì)》的目的就是讓同學(xué)們?cè)诶碚搶W(xué)習(xí)的基礎(chǔ)上，通過(guò)完成一個(gè)涉及時(shí)序邏輯、組合邏輯、聲光輸出的，具有實(shí)用性、趣味性的小系統(tǒng)設(shè)計(jì)，使學(xué)生不

5、但能夠?qū)⒄n堂上學(xué)到的理論知識(shí)與實(shí)際應(yīng)用結(jié)合起來(lái)，而且能夠?qū)Ψ治?、解決實(shí)際的數(shù)字電路問(wèn)題進(jìn)一步加深認(rèn)識(shí)，為今后能夠獨(dú)立進(jìn)行某些數(shù)字應(yīng)用系統(tǒng)的開(kāi)發(fā)設(shè)計(jì)工作打下一定的基礎(chǔ)。</p><p>　　二、任務(wù)要求及研究方法</p><p><b>　　1.任務(wù)及要求</b></p><p>　　題目:實(shí)時(shí)時(shí)鐘電路設(shè)計(jì)</p><p>

6、;<b>　　要求：</b></p><p>　?。?）設(shè)計(jì)一個(gè)數(shù)碼管實(shí)時(shí)顯示時(shí)、分、秒的數(shù)字時(shí)鐘（24小時(shí)顯示模式）；</p><p>　?。?）為了演示方便，應(yīng)具有分鐘、小時(shí)快進(jìn)功能；</p><p>　?。?）時(shí)、分、秒設(shè)置功能（選作）。</p><p><b>　　2.研究方法</b><

7、;/p><p>　?。?）首先得查看試驗(yàn)箱的硬件結(jié)構(gòu)和已有的硬件設(shè)備，在試驗(yàn)箱上，用到的配件有2排數(shù)碼管，2個(gè)LED燈，和四個(gè)按鍵。</p><p>　?。?）軟件部分大概有分頻，計(jì)數(shù)，調(diào)速，設(shè)置，和動(dòng)態(tài)顯示部分。</p><p>　　這里需要了解晶振后在編分頻程序。整個(gè)部分會(huì)有一些算法需要查找相關(guān)的文件和理解課本上的語(yǔ)法。</p><p>　　

8、（3）分部調(diào)試，分頻是整個(gè)程序的基礎(chǔ)，首先計(jì)數(shù)要一秒計(jì)數(shù)一次，顯示掃描時(shí)是1KHZ左右掃描一次，還有就是去抖也是需要不同的頻率的。接下來(lái)在按照編的步驟一步一步的調(diào)試。</p><p>　　三、課程設(shè)計(jì)預(yù)期效果</p><p>　　1、一個(gè)按鍵控制復(fù)位。</p><p>　　2、一個(gè)按鍵控制“設(shè)置”或“時(shí)鐘”功能。</p><p>　　3、一個(gè)

9、按鍵控制加速。</p><p>　　4、一個(gè)按鍵在設(shè)置“時(shí)”與“分”間切換。</p><p>　　5、數(shù)碼管能夠顯示預(yù)期的結(jié)果。</p><p>　　學(xué)生姓名： 專(zhuān)業(yè)年級(jí)： 自動(dòng)化 </p><p><b>　　摘 要</b></p><

10、p>　　實(shí)時(shí)時(shí)鐘（RTC）作為系統(tǒng)同步或時(shí)間標(biāo)志已被廣泛應(yīng)用于各種電子產(chǎn)品，利用Dallas Semiconductor提供的多種類(lèi)型的RTC芯片，用戶(hù)在設(shè)計(jì)中可方便地針對(duì)具體應(yīng)用來(lái)選擇相應(yīng)的芯片。文中討論了一些與實(shí)時(shí)時(shí)鐘晶振分頻以及電路設(shè)計(jì)相關(guān)的問(wèn)題。在電路設(shè)計(jì)中使用的時(shí)鐘格式主要有三種：BCD碼、二進(jìn)制碼、未格式化的二進(jìn)制計(jì)數(shù)值。其中BCD碼比較通用，因?yàn)樗臅r(shí)間和日期可以直接顯示，且不需要進(jìn)行數(shù)據(jù)轉(zhuǎn)換，每8位寄存器表示一個(gè)二

11、位數(shù)，對(duì)于某些特殊的時(shí)間和日期，由于不占用全部8位數(shù)據(jù)，因此，不用位可以充當(dāng)一些特殊功能（如用作讀/寫(xiě)位），也可以在硬件讀取時(shí)時(shí)終保持固定狀態(tài)（1或0）。本設(shè)計(jì)要求就是用VHDL語(yǔ)言實(shí)現(xiàn)實(shí)時(shí)時(shí)鐘的時(shí)，分，秒顯示及設(shè)置功能。在多番努力下，實(shí)現(xiàn)了實(shí)時(shí)時(shí)鐘時(shí)，分，秒顯示，時(shí)，分設(shè)置，及加速的功能，并添加了兩個(gè)LED燈以顯示當(dāng)下操作的功能。晶體振蕩器輸出經(jīng)過(guò)分頻后會(huì)產(chǎn)生1Hz的基準(zhǔn)來(lái)刷新時(shí)間。實(shí)際運(yùn)行時(shí)遇到了諸多問(wèn)題，如語(yǔ)法錯(cuò)誤，文件名不一致，

12、邏輯錯(cuò)誤。但終得以解決。</p><p>　　【關(guān)鍵詞】實(shí)時(shí)時(shí)鐘 晶振 分頻</p><p><b>　　ABSTRACT</b></p><p>　　Real-time clock (RTC) as synchronization or time symbol has been widely applied in all kinds of

13、 electronic products, using the DALLAS SEMICONDUCTOR provide various types of RTC chip in design, user can easily in specific application will choose corresponding chips. This paper discusses some and real-time clock cry

14、stals and separate frequency circuit design related problems. In a circuit design USES clock format basically has 3 kinds: BCD, binary code, not the formatting of binary count value. On</p><p>　　【Key words】

15、Real-time clock (RTC)，Crystal oscillator，frequency</p><p><b>　　第一章 系統(tǒng)設(shè)計(jì)</b></p><p><b>　　課題目標(biāo)</b></p><p>　　硬件描述語(yǔ)言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語(yǔ)言。利用這種語(yǔ)言，數(shù)字電路系統(tǒng)的設(shè)計(jì)可以從

16、上層到下層（從抽象到具體）逐層描述自己的設(shè)計(jì)思想，用一系列分層次的模塊來(lái)表示極其復(fù)雜的數(shù)字系統(tǒng)。然后，利用電子設(shè)計(jì)自動(dòng)化（EDA）工具，逐層進(jìn)行仿真驗(yàn)證，再把其中需要變?yōu)閷?shí)際電路的模塊組合，經(jīng)過(guò)自動(dòng)綜合工具轉(zhuǎn)換到門(mén)級(jí)電路網(wǎng)表。接下去，再用專(zhuān)用集成電路ASIC或現(xiàn)場(chǎng)可編程門(mén)陣列FPGA自動(dòng)布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實(shí)現(xiàn)的具體電路布線結(jié)構(gòu)。 </p><p><b>　　設(shè)計(jì)方案</b><

17、;/p><p><b>　　1、時(shí)鐘計(jì)數(shù)模塊</b></p><p>　　有分頻得到的1HZ作為秒鐘的計(jì)數(shù)時(shí)鐘，在計(jì)數(shù)達(dá)到59秒時(shí)置minclk作為秒鐘的計(jì)時(shí)時(shí)鐘，同時(shí)秒鐘置0，在計(jì)數(shù)達(dá)到59分時(shí)置hourclk作為時(shí)鐘的計(jì)時(shí)時(shí)鐘，同時(shí)分鐘置0。各個(gè)時(shí)間寄存器串行連接的方法，首先對(duì)1HZ的時(shí)鐘加1計(jì)數(shù)，輸出作為下一個(gè)寄存器的輸入時(shí)鐘，依次得到分、小時(shí)。當(dāng)對(duì)時(shí)鐘寫(xiě)入數(shù)據(jù)時(shí)，

18、直接將各個(gè)寄存器置數(shù)，輸出作為寫(xiě)入的數(shù)據(jù)，然后在此基礎(chǔ)上正常計(jì)數(shù)。每個(gè)時(shí)鐘寄存器采用二進(jìn)制計(jì)數(shù)方式，直觀的顯示時(shí)間。</p><p>　　assign ct1=(num3&clk)|(!num3&m_clk); //ct1 用于計(jì)時(shí)、校時(shí)中的分鐘計(jì)數(shù)</p><p>　　assign cta=(num4&clk)|(!num4&h_clk); //cta 用

19、于計(jì)時(shí)、校時(shí)中的小時(shí)計(jì)數(shù)</p><p>　　2、計(jì)數(shù)和設(shè)置調(diào)整模塊</p><p>　　always @(posedge clk_1hz) //秒計(jì)時(shí)和秒調(diào)整進(jìn)程</p><p>　　if(!(sec1^8'h59)|(!hm)&(!m))</p><p><b>　　begin</b></p&g

20、t;<p>　　sec1<=0; if(!((!hm)&(!m))) minclk<=1;</p><p><b>　　end</b></p><p>　　else begin</p><p>　　if(sec1[3:0]==4'b1001) </p><p><b>

21、;　　begin </b></p><p>　　sec1[3:0]<=4'b0000; </p><p>　　sec1[7:4]<=sec1[7:4]+1;</p><p><b>　　end</b></p><p><b>　　else </b></p>

22、<p>　　sec1[3:0]<=sec1[3:0]+1; </p><p>　　minclk<=0;</p><p><b>　　end</b></p><p>　　assign m_clk=minclk||count1;</p><p>　　always @(posedge ct1) //分

23、計(jì)時(shí)和分調(diào)整進(jìn)程</p><p><b>　　begin</b></p><p>　　if(min1==8'h59) </p><p>　　begin min1<=0; </p><p><b>　　hclk<=1; </b></p><p><b&

24、gt;　　end</b></p><p><b>　　else </b></p><p><b>　　begin</b></p><p>　　if(min1[3:0]==9)</p><p>　　begin min1[3:0]<=0; </p><p>　　

25、min1[7:4]<=min1[7:4]+1; </p><p><b>　　end</b></p><p><b>　　else </b></p><p>　　min1[3:0]<=min1[3:0]+1; </p><p><b>　　hclk<=0;</b&g

26、t;</p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　3、晶振分頻模塊</b></p><p>　　外部提供的晶振是20MHZ，為了得到1HZ頻率的時(shí)鐘，需要對(duì)它進(jìn)行次分頻，采用加法計(jì)數(shù)器的方式進(jìn)行分頻。見(jiàn)下例

27、</p><p>　　always @(posedge clk0)</p><p><b>　　begin</b></p><p>　　if(z>=10000000)</p><p><b>　　begin</b></p><p><b>　　z<=0;

28、</b></p><p>　　clk_1hz=1;</p><p><b>　　end</b></p><p><b>　　else</b></p><p><b>　　begin</b></p><p><b>　　z=z+1;&

29、lt;/b></p><p>　　clk_1hz=0;</p><p><b>　　end</b></p><p><b>　　end</b></p><p><b>　　4、數(shù)碼管顯示模塊</b></p><p>　　在硬件上有8個(gè)數(shù)碼管，當(dāng)需要

30、顯示時(shí)間時(shí)，需要?jiǎng)討B(tài)掃描，在本程序中，利用的是1KHZ掃描。首先，選擇好要顯示的數(shù)碼管，在把要顯示的數(shù)據(jù)代碼給它。顯示時(shí)鐘時(shí)，需要按順序把每位的代碼賦值給數(shù)碼管。見(jiàn)下例:</p><p>　　always @(posedge clk_1k)</p><p><b>　　begin</b></p><p><b>　　case(i)&l

31、t;/b></p><p>　　0 :begin ledcom<=6'b111110;end</p><p>　　1 :begin ledcom<=6'b111101;end</p><p>　　2 :begin ledcom<=6'b111011;end </p><p>　　3 :beg

32、in ledcom<=6'b110111;end</p><p>　　4 :begin ledcom<=6'b101111;end</p><p>　　5 :begin ledcom<=6'b011111;end</p><p>　　endcase </p><p><b>　　i

33、f(i==0)</b></p><p>　　data_in<=sec1[3:0];</p><p><b>　　if(i==1)</b></p><p>　　data_in<=sec1[7:4];</p><p><b>　　if(i==2)</b></p>&

34、lt;p>　　data_in<=min1[3:0];</p><p><b>　　if(i==3)</b></p><p>　　data_in<=min1[7:4];</p><p><b>　　if(i==4)</b></p><p>　　data_in1<=hour1[3

35、:0];</p><p><b>　　if(i==5)</b></p><p>　　data_in1<=hour1[7:4];</p><p><b>　　i=i+1;</b></p><p><b>　　if(i==6)</b></p><p>

36、<b>　　i=0; </b></p><p><b>　　end</b></p><p>　　always @( data_in)</p><p>　　case(data_in)</p><p>　　4'b0000 : data_out <= 7'b1000000; //

37、0 </p><p>　　4'b0001 : data_out <= 7'b1111001; //1 </p><p>　　4'b0010 : data_out <= 7'b0100100; //2 </p><p>　　4'b0011 : data_out <= 7'b0110000;

38、//3 </p><p>　　4'b0100 : data_out <= 7'b0011001; //4 </p><p>　　4'b0101 : data_out <= 7'b0010010; //5 </p><p>　　4'b0110 : data_out <= 7'b0000011;

39、 //6 </p><p>　　4'b0111 : data_out <= 7'b1111000; //7 </p><p>　　4'b1000 : data_out <= 7'b0000000; //8 </p><p>　　4'b1001 : data_out <= 7'b001100

40、0; //9</p><p><b>　　endcase</b></p><p>　　always @( data_in1)</p><p>　　case(data_in1)</p><p>　　4'b0000 : data_out1 <= 7'b1000000; //0 </p>

41、<p>　　4'b0001 : data_out1 <= 7'b1111001; //1 </p><p>　　4'b0010 : data_out1 <= 7'b0100100; //2 </p><p>　　4'b0011 : data_out1 <= 7'b0110000; //3 </

42、p><p>　　4'b0100 : data_out1 <= 7'b0011001; //4 </p><p>　　4'b0101 : data_out1 <= 7'b0010010; //5 </p><p>　　4'b0110 : data_out1 <= 7'b0000011; //6

43、</p><p>　　4'b0111 : data_out1 <= 7'b1111000; //7 </p><p>　　4'b1000 : data_out1 <= 7'b0000000; //8 </p><p>　　4'b1001 : data_out1 <= 7'b0011000;

44、//9</p><p><b>　　endcase</b></p><p><b>　　硬件語(yǔ)言軟件應(yīng)用</b></p><p>　　Quartus&reg; II design 是最高級(jí)和復(fù)雜的，用于system-on-a-programmable-chip (SOPC)的設(shè)計(jì)環(huán)境。 QuartusII desi

45、gn 提供完善的 timing closure 和 LogicLock? 基于塊的設(shè)計(jì)流程。QuartusII design是唯一一個(gè)包括以timing closure 和 基于塊的設(shè)計(jì)流為基本特征的programmable logic device (PLD)的軟件。 Quartus II 設(shè)計(jì)軟件改進(jìn)了性能、提升了功能性、解決了潛在的設(shè)計(jì)延遲等，在工業(yè)領(lǐng)域率先提供FPGA與mask-programmed devices開(kāi)發(fā)的統(tǒng)一工作

46、流程。</p><p>　　Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字設(shè)計(jì)系統(tǒng)者的歡迎。 </p><p>　　Altera Quartus II （3.0和更高版本）設(shè)計(jì)軟件是業(yè)界唯一提供FPGA和固定功能HardCopy器件統(tǒng)一設(shè)計(jì)流程的設(shè)計(jì)工具。工程師使用同樣的低價(jià)位工具對(duì) Stratix FPGA進(jìn)行功能

47、驗(yàn)證和原型設(shè)計(jì)，又可以設(shè)計(jì)HardCopy Stratix器件用于批量成品。系統(tǒng)設(shè)計(jì)者現(xiàn)在能夠用Quartus II軟件評(píng)估HardCopy Stratix器件的性能和功耗，相應(yīng)地進(jìn)行最大吞吐量設(shè)計(jì)。 </p><p>　　Altera的Quartus II可編程邏輯軟件屬于第四代PLD開(kāi)發(fā)平臺(tái)。該平臺(tái)支持一個(gè)工作組環(huán)境下的設(shè)計(jì)要求，其中包括支持基于Internet的協(xié)作設(shè)計(jì)。Quartus平臺(tái)與Cadence、

48、ExemplarLogic、 MentorGraphics、Synopsys和Synplicity等EDA供應(yīng)商的開(kāi)發(fā)工具相兼容。改進(jìn)了軟件的LogicLock模塊設(shè)計(jì)功能，增添 了FastFit編譯選項(xiàng)，推進(jìn)了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。 </p><p>　　支持MAX7000/MAX3000等乘積項(xiàng)器件 </p><p>　　2.0版Quartus II設(shè)計(jì)軟件現(xiàn)在除了支持Al

49、tera的APEX 20KE，APEX 20KC， APEX II，ARM的Excalibur嵌入處理器方案，Mercury，F(xiàn)LEX10KE和ACEX1K之外，還支持MAX3000A，MAX7000系列乘積項(xiàng)器件。MAX3000A和MAX7000設(shè)計(jì)者現(xiàn)在可 以使用QuartusII設(shè)計(jì)軟件中才有的所有強(qiáng)大的功能。 </p><p><b>　　第三節(jié) 系統(tǒng)框圖</b></p>

50、;<p><b>　　計(jì)時(shí)系統(tǒng)框圖</b></p><p><b>　　設(shè)置‘時(shí)’系統(tǒng)框圖</b></p><p><b>　　設(shè)置‘分’系統(tǒng)框圖</b></p><p>　　第二章 結(jié)果與討論</p><p><b>　　第一節(jié) 程序功能</

51、b></p><p>　　本系統(tǒng)簡(jiǎn)單的完成了對(duì)實(shí)時(shí)時(shí)鐘的一個(gè)模擬，可以完成簡(jiǎn)單的時(shí)、分、秒顯示及設(shè)置功能。在必要時(shí)，可以加速以便可以直觀的看到時(shí)鐘的正確計(jì)數(shù)。</p><p>　　第二節(jié) 調(diào)試和解決方案</p><p>　　在運(yùn)行調(diào)試時(shí)我們確實(shí)遇到了不少問(wèn)題，但最終在我們的努力以及同學(xué)的幫助下都得以解決。</p><p>　　1、沒(méi)有

52、正確的理解語(yǔ)法</p><p>　　在HDL中，所有aways和 assign語(yǔ)句是并行執(zhí)行的，這是和學(xué)的其他語(yǔ)言最大區(qū)別。在aways中，所有的被賦值的變量都要是reg類(lèi)型變量。在assign中，就應(yīng)是wire型變量了。和C語(yǔ)言比較，它還特有的非阻塞賦值和不能有類(lèi)似i++的語(yǔ)句。</p><p>　　2、數(shù)碼管有時(shí)亂碼有時(shí)是幾個(gè)一起變化</p><p>　　在調(diào)試

53、時(shí)，數(shù)碼管是亂碼的，自己在程序上按照自己寫(xiě)的流程走了一遍，感覺(jué)是沒(méi)問(wèn)題的，最后同學(xué)指出我的代碼是共陽(yáng)極用的，后來(lái)我改正過(guò)來(lái)在調(diào)試，這時(shí)出現(xiàn)的沒(méi)有亂碼了，但是新的問(wèn)題出現(xiàn)了，幾個(gè)數(shù)碼管同時(shí)變化，這種問(wèn)題自己有束手無(wú)策了，自己把能想到的問(wèn)題在電腦上試一下，這時(shí)發(fā)現(xiàn)如果把公端給低電平時(shí)就解決了。</p><p><b>　　3、按鍵的抖動(dòng)問(wèn)題</b></p><p>　　在

54、此程序中，如果有抖動(dòng)就不太方便按鍵了，比如設(shè)置時(shí)需要加一時(shí)，如沒(méi)有去抖動(dòng)，按一下就會(huì)加好幾個(gè)數(shù)。所以如果有去抖動(dòng)的話就更方便操作了，在此我是上網(wǎng)查找相關(guān)的資料在結(jié)合自己的理解融入到自己的程序中。</p><p><b>　　心得體會(huì)</b></p><p>　　在剛過(guò)去的一個(gè)星期的里，我深刻體會(huì)到了努力與成功的因果關(guān)系。</p><p>　　在

55、老師公布題目后，我就開(kāi)始思考那幾個(gè)題目，想大概估計(jì)下難易程度和估計(jì)自己能在最短的時(shí)間內(nèi)作出最高質(zhì)量的程序。最后我們這組選擇了時(shí)鐘。</p><p>　　在確定題目后，我認(rèn)真的思考實(shí)現(xiàn)的步驟，發(fā)現(xiàn)有些地方我還不能夠完全明白，就努力的收集各種對(duì)我們題目有幫助的資料，再有了初步眉目后在編寫(xiě)程序。在這個(gè)過(guò)程中，我們不僅要在最短的時(shí)間內(nèi)收集到盡可能多的資料，還有能夠篩選出那些對(duì)我們有用的。這個(gè)過(guò)程正是我們以后提高工作效率的

56、有力保證。所以我個(gè)人覺(jué)得是收益匪淺。</p><p>　　這次課程設(shè)計(jì)讓我對(duì)HDL有了更加深刻的理解。以前從來(lái)沒(méi)有編個(gè)這么長(zhǎng)的程序，特別是時(shí)鐘的利用。在本程序中總共用到了4個(gè)不同的時(shí)鐘，有時(shí)需要幾個(gè)時(shí)鐘同時(shí)工作，有時(shí)只要一個(gè)就可以了。在HDL里，用幾個(gè)aways模塊就可以完全解決了，這是我在其他語(yǔ)言里沒(méi)有體會(huì)到的獨(dú)特優(yōu)勢(shì)。</p><p>　　通過(guò)本次課程設(shè)計(jì)，我體會(huì)到了團(tuán)體協(xié)作的重要性。

57、當(dāng)我有地方不確定時(shí)，通過(guò)同學(xué)的幫助能及時(shí)的幫我解決我在編程時(shí)遇到的各種問(wèn)題，同時(shí)我也幫助同學(xué)解決我所知道的問(wèn)題，在互幫互助中，我們不僅把我們的問(wèn)題解決了，同時(shí)我們還增進(jìn)了同學(xué)之間的友誼，所以我很高興有這樣的機(jī)會(huì)來(lái)學(xué)習(xí)，在這樣的氛圍中，我們不僅把我們學(xué)習(xí)的理論知識(shí)運(yùn)用實(shí)際中，而且增強(qiáng)了我們的動(dòng)手能力。所以我希望學(xué)校能有更多的機(jī)會(huì)讓我們有這樣的機(jī)會(huì)學(xué)習(xí)。 </p><p><b>　　參考文獻(xiàn)</

58、b></p><p>　　袁俊泉，孫敏琪. Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)及其應(yīng)用【M】.西安：西安電子科技大學(xué)出版社，2001.</p><p>　　夏宇聞．復(fù)雜數(shù)字電路與系統(tǒng)的Verilog HDL設(shè)計(jì)技術(shù)【M】.北京:北京航空航天大學(xué)出版社，1998．</p><p>　　徐治軍，徐光輝．CPLD/FPGA的開(kāi)發(fā)與應(yīng)用【M】．北京：電子工業(yè)社.200