proteus及cadence實(shí)訓(xùn)課程設(shè)計——差動運(yùn)算放大器設(shè)計

1、<p><b>　　課程設(shè)計任務(wù)書</b></p><p>　　學(xué)生姓名： 專業(yè)班級： </p><p>　　指導(dǎo)教師： 工作單位： 信息工程學(xué)院 </p><p>　　題 目: 差動運(yùn)算放大器的設(shè)計</p><p&

2、gt;<b>　　初始條件：</b></p><p>　　計算機(jī)、Proteus軟件、Cadence軟件</p><p>　　要求完成的主要任務(wù): （包括課程設(shè)計工作量及其技術(shù)要求，以及說明書撰寫等具體要求）</p><p>　　1、課程設(shè)計工作量：2周</p><p><b>　　2、技術(shù)要求：</b&

3、gt;</p><p>　?。?）學(xué)習(xí)Proteus軟件和Cadence軟件。</p><p>　?。?）設(shè)計一個差動運(yùn)算放大器電路。</p><p>　?。?）利用Cadence軟件對該電路設(shè)計原理圖并進(jìn)行PCB制版，用Proteus軟件對該電路進(jìn)行仿真。</p><p>　　3、查閱至少5篇參考文獻(xiàn)。按《武漢理工大學(xué)課程設(shè)計工作規(guī)范》要求

4、撰寫設(shè)計報告書。全文用A4紙打印，圖紙應(yīng)符合繪圖規(guī)范。</p><p><b>　　時間安排：</b></p><p>　　2013.11.11做課設(shè)具體實(shí)施安排和課設(shè)報告格式要求說明。</p><p>　　2013.11.11-11.16學(xué)習(xí)Proteus軟件和Cadence軟件，查閱相關(guān)資料，復(fù)習(xí)所設(shè)計內(nèi)容的基本理論知識。</p>

5、;<p>　　2013.11.17-11.21對差動運(yùn)算放大器進(jìn)行設(shè)計仿真工作，完成課設(shè)報告的撰寫。</p><p>　　2013.11.22 提交課程設(shè)計報告，進(jìn)行答辯。</p><p>　　指導(dǎo)教師簽名： 年 月 日</p><p>　　系主任（或責(zé)任教師）簽名：

6、 年 月 日</p><p><b>　　目 錄</b></p><p><b>　　摘要I</b></p><p>　　AbstractII</p><p><b>　　1 緒論1</b></p><p>　　2 設(shè)計內(nèi)容

7、及要求2</p><p>　　2.1設(shè)計的目的及主要任務(wù)2</p><p>　　2.2 設(shè)計思想2</p><p>　　3 差動運(yùn)算放大器的介紹3</p><p>　　3.1 基本原理3</p><p>　　3.3 電路圖的設(shè)計3</p><p>　　4 Proteus軟件的運(yùn)用及電

8、路的設(shè)計與仿真4</p><p>　　4.1 原理圖的繪制4</p><p>　　4.2 仿真與調(diào)試5</p><p>　　5 Cadence軟件的運(yùn)用與PCB的設(shè)計7</p><p>　　5.1 原理圖的設(shè)計7</p><p>　　5.2 PCB的設(shè)計8</p><p><b

9、>　　6 心得體會11</b></p><p><b>　　參考文獻(xiàn)12</b></p><p><b>　　摘要</b></p><p>　　差分放大電路能有效地抑制零點(diǎn)漂移，是集成運(yùn)算放大電路的輸入級電路，也是其它模擬集成電路的重要單元電路。掌握差分放大電路的特性對集成運(yùn)放的原理分析至關(guān)重要。而差

10、分放大電路分析中有很多定性等效分析，不容易理解，實(shí)際試驗(yàn)中由于單路的不對稱性導(dǎo)致效果不明顯甚至得不到預(yù)期的效果，給掌握部分內(nèi)容帶來了困難。下面對典型的差分運(yùn)算放大電路放大電路用protuce仿真軟件進(jìn)行分析，效果明顯，結(jié)合理論分析對深刻理解差分放大電路工作原理用重要意義。</p><p>　　本文用英國Lab Center Electronics公司的Proteus軟件設(shè)計了一款差動放大電路，并且對其仿真，從仿真

11、結(jié)果來看基本達(dá)到設(shè)計要求；再利用Cadence公司的LayoutPlus軟件畫差動運(yùn)算放大器的PCB，完成了本次課程設(shè)計的要求。</p><p>　　關(guān)鍵字 ： Proteus LayoutPlus 差動運(yùn)算放大器</p><p><b>　　Abstract</b></p><p>　　Difference enlargem

12、ent of the circuit is able to effectively suppress zero shift,integrated circuits operation is the enlargement of the input l

13、evel circuit, it is also an important element of other models integrated circuit. The characteristics of the integrated circuit

14、60;on the principle of the analysis is crucial. the enlargement of the circuit analysis of difference there is a qualitative&

15、#160;analysis is not easy to understand, practical experiment in the circuit of the asymmetry is clear to the e</p><p&g

16、t;　　The UK Lab Center Electronics's Proteus software to design a differential transistor structures based on amplification circuit, and the simulation, the simulation result shows the basic design requirements; then

17、using Cadence's LayoutPlus software to draw the differential operational amplifier PCB, completed the design requirements.</p><p>　　Keywords: Proteus LayoutPlus differential operational amplifier</

18、p><p><b>　　1 緒論</b></p><p>　　差分放大電路利用電路參數(shù)的對稱性和負(fù)反饋?zhàn)饔?，有效地穩(wěn)定靜態(tài)工作點(diǎn)，以放大差模信號抑制共模信號為顯著特征，廣泛應(yīng)用于直接耦合電路和測量電路的輸入級。但是差分放大電路結(jié)構(gòu)復(fù)雜、分析繁瑣，特別是其對差模輸入和共模輸入信號有不同的分析方法，難以理解，因而一直是模擬電子技術(shù)中的難點(diǎn)。差分放大電路：按輸入輸出方式分：有雙

19、端輸入雙端輸出、雙端輸入單端輸出、單端輸入雙端輸出和單端輸入單端輸出四種類型。</p><p>　　Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。它是目前最好的仿真單片機(jī)及外圍器件的工具。從原理圖布圖、代碼調(diào)試到單片機(jī)與外圍電路協(xié)同仿真，一鍵切換到PCB設(shè)計，真正實(shí)現(xiàn)了從概念到產(chǎn)品的完整設(shè)計。是目前世

20、界上唯一將電路仿真軟件、PCB設(shè)計軟件和虛擬模型仿真軟件三合一的設(shè)計平臺，其處理器模型支持8051、HC11、PIC10/12/16/18/24/30/DsPIC33、AVR、ARM、8086和MSP430等，2010年又增加了Cortex和DSP系列處理器，并持續(xù)增加其他系列處理器模型。在編譯方面，它也支持IAR、Keil和MPLAB等多種編譯器。還可以直接在基于原理圖的虛擬原型上編程，再配合顯示及輸出，能看到運(yùn)行后輸入輸出的效果。配

21、合系統(tǒng)配置的虛擬邏輯分析儀、示波器等，Proteus建立了完備的電子設(shè)計開發(fā)環(huán)境。用戶甚至可以實(shí)時采用諸如RAM，ROM，鍵盤，馬達(dá)，LED，LCD，AD/DA，部分SPI器件，部分IIC器件。</p><p>　　Cadence Design Systems是一個專門從事電子設(shè)計自動化（EDA）的軟件公司，由SDA Systems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設(shè)計技術(shù)(Electron

22、ic Design Technologies)、程序方案服務(wù)和設(shè)計服務(wù)供應(yīng)商。其解決方案旨在提升和監(jiān)控半導(dǎo)體、計算機(jī)系統(tǒng)、網(wǎng)絡(luò)工程和電信設(shè)備、消費(fèi)電子產(chǎn)品以及其它各類型電子產(chǎn)品的設(shè)計。Cadence Allegro系統(tǒng)互連平臺能夠跨集成電路、封裝和PCB協(xié)同設(shè)計高性能互連。應(yīng)用平臺的協(xié)同設(shè)計方法，工程師可以迅速優(yōu)化I/O緩沖器之間和跨集成電路、封裝和PCB的系統(tǒng)互聯(lián)。該方法能避免硬件返工并降低硬件成本和縮短設(shè)計周期。約束驅(qū)動的Alleg

23、ro流程包括高級功能用于設(shè)計捕捉、信號完整性和物理實(shí)現(xiàn)。由于它還得到Cadence Encounter與Virtuoso平臺的支持，Allegro協(xié)同設(shè)計方法使得高效的設(shè)計鏈協(xié)同成為現(xiàn)實(shí)。</p><p><b>　　2 設(shè)計內(nèi)容及要求</b></p><p>　　2.1設(shè)計的目的及主要任務(wù)</p><p>　?。?）學(xué)習(xí)Proteus軟件和C

24、adence軟件。</p><p>　?。?）設(shè)計一個差動運(yùn)算放大器電路。</p><p>　?。?）利用Cadence軟件對該電路設(shè)計原理圖并進(jìn)行PCB制版，用Proteus軟件對該電路進(jìn)行仿真。</p><p><b>　　2.2 設(shè)計思想</b></p><p>　　差分放大電路利用電路參數(shù)的對稱性和負(fù)反饋?zhàn)饔?，?/p>

25、效地穩(wěn)定靜態(tài)工作點(diǎn)，以放大差模信號抑制共模信號為顯著特征，廣泛應(yīng)用于直接耦合電路和測量電路的輸入級。但是差分放大電路結(jié)構(gòu)復(fù)雜、分析繁瑣。差分放大電路：按輸入輸出方式分：有雙端輸入雙端輸出、雙端輸入單端輸出、單端輸入雙端輸出和單端輸入單端輸出四種類型。</p><p>　　集成電路級與級之間采用直接耦合，而直接耦合電路必然會產(chǎn)生“零點(diǎn)漂移”。為了有效抑制零漂，輸入級必須采用差動放大器。要想實(shí)現(xiàn)“有差能動”電路2.1

26、如圖所示，電路最大特點(diǎn)是電路完全對稱，其中V1、V2 兩管特性相同，元件參數(shù)之值相等。有兩個輸入端稱雙入，兩個輸出端稱雙出。當(dāng)兩個輸入信號相同時，由于電路對稱性，兩管集電極電位相同，所以u0=0。當(dāng)溫度變化時，對兩管的影響是一致的，相當(dāng)給兩管電路同時加入大小相等、極性相同的輸入信號，因此，當(dāng)電路特性完全對稱的情況下，兩管的集電極電位始終相同，不會出現(xiàn)普通直接耦合放大器那樣的漂移電壓，這就是為什么差動放大電路能夠抑制零點(diǎn)漂移的原因。<

27、;/p><p>　　圖2-1典型差分放大電路</p><p>　　3 差動運(yùn)算放大器的介紹</p><p><b>　　3.1 基本原理</b></p><p>　　差動放大電路又叫差分電路，他不僅能有效地放大交流信號，而且能有效地減小由于電源波動和晶體管隨溫度變化多引起的零點(diǎn)漂移，因而獲得廣泛的應(yīng)用。特別是大量的應(yīng)用于集成

28、運(yùn)放電路，他常被用作多級放大器的前置級。基本差動放大電路由兩個完全對稱的共發(fā)射極單管放大電路組成，該電路的輸入端是兩個信號的輸入，這兩個信號的差值，為電路有效輸入信號，電路的輸出是對這兩個輸入信號之差的放大。設(shè)想這樣一種情景，如果存在干擾信號，會對兩個輸入信號產(chǎn)生相同的干擾，通過二者之差，干擾信號的有效輸入為零，這就達(dá)到了抗共模干擾的目的。</p><p>　　3.3 電路圖的設(shè)計</p><

29、p>　　根據(jù)差分放大電路思路設(shè)計出差分運(yùn)放放大電路設(shè)計電路圖為：</p><p>　　圖3-1 差動運(yùn)算放大器電路原理圖</p><p>　　4 Proteus軟件的運(yùn)用及電路的設(shè)計與仿真</p><p>　　4.1 原理圖的繪制</p><p>　　電路原理圖的設(shè)計與繪制的流程，包括設(shè)置電路圖紙、放置元器件、調(diào)整元器件的布局、連接導(dǎo)線

30、等步驟。打開PROTEUS軟件，在原理圖編輯窗口繪制電路圖。在該界面環(huán)境下，還有預(yù)覽窗口和元件列表區(qū)。編輯窗口用于放置元器件，進(jìn)行連線，繪制原理圖。預(yù)覽窗口可以顯示全部原理圖。 </p><p>　　首先要建立設(shè)計文件，選擇合適的模板，并保存在預(yù)先建立好的文件夾中。選擇圖紙，在Proteus中點(diǎn)擊“File”->“New design”可以根據(jù)設(shè)計的規(guī)模選擇頁面的大小，本次設(shè)計選用的是A

31、4圖紙。</p><p><b>　　圖4-1 建立工程</b></p><p>　　然后開始進(jìn)行電路原理圖的繪制了利用軟件的搜索功能在元件庫中找到需要的元件，放置到圖紙的合適位置，并分別設(shè)置好各個元器件的參數(shù)，再在需要的位置放置圖形文本框，最后將各個元器件連接起來，這樣原理圖就繪制完成了。然后對所繪制的電路原理圖進(jìn)行檢查，如有錯誤就要作進(jìn)一步的調(diào)整與修改，以保證原理

32、圖準(zhǔn)確無誤。并在繪制原理圖結(jié)束后，保存原理圖文件并在Proteus下進(jìn)行仿真，實(shí)現(xiàn)相應(yīng)功能。</p><p>　　點(diǎn)擊“Library”->“Pick Devices”可以在彈出的對話框中填寫需要的元器件名稱，通過這種方式，就可以找到并放置相應(yīng)的器件了。</p><p>　　在主界面的左側(cè)有一些小圖標(biāo)，通過它們，我們可以放置一些基本的器件，如電源、電阻等等。在將主要的芯片器

33、件放置到界面之中以后，我們要根據(jù)預(yù)先設(shè)計好的方案將各個小器件放置在相應(yīng)位置上，用連線將它們一一聯(lián)接完畢。至此，電路圖連接部分的工作基本做完了。</p><p>　　按照3差動放大器的介紹內(nèi)容繪制如下圖電路圖。</p><p>　　圖4-3 差動放大器電路原理圖</p><p><b>　　4.2 仿真與調(diào)試</b></p><

34、;p>　　點(diǎn)擊中的開始鍵即可看到仿真波形：</p><p>　　圖4-4差動放大器電路仿真波形圖</p><p>　　圖4-5差動放大器電路仿真波形圖</p><p>　　5 Cadence軟件的運(yùn)用與PCB的設(shè)計</p><p>　　5.1 原理圖的設(shè)計</p><p>　　CaptureCIS的原理圖環(huán)境參數(shù)

35、包括系統(tǒng)屬性和設(shè)計模板設(shè)置兩大類。</p><p>　　在“系統(tǒng)屬性”選項中，可以設(shè)置顏色，柵格顯示模式，放大縮小倍數(shù)，原理圖和元器件的選擇模式，文本編輯器等參數(shù)。</p><p>　　在“設(shè)計模板參數(shù)”設(shè)置中，可以調(diào)整設(shè)計中各種字體，設(shè)定標(biāo)題欄內(nèi)容，設(shè)置圖紙、邊框，以及階層的屬性等等。</p><p>　　CaptureCIS的Project用來管理相關(guān)文件及屬性

36、。在菜單欄中選擇file>new>Project，進(jìn)行原理圖設(shè)計時，選中“Schematic”。在“Name”中輸入工程名稱，在“Location”中填寫工程所在的路徑。</p><p>　　填寫完成后點(diǎn)擊確定，Capture就會自動生產(chǎn)該工程的原理圖文件目錄。同時，Capture會自動創(chuàng)建*.dsn、*.opj等相關(guān)文件。</p><p>　　接下來，點(diǎn)擊進(jìn)入Schemati

37、c窗口，進(jìn)行原理圖繪制。通常情況下，一個大的原理圖在設(shè)計時會根據(jù)功能劃分為不同的模塊，各部分的原理圖分別繪制.并根據(jù)功能命名。在Schematic目錄下，可以進(jìn)行各原理圖的添加和重新命名。</p><p>　　原理圖繪制好之后，需要對整個設(shè)計進(jìn)行DRC檢測，生成網(wǎng)表和材料清單等。CaptureCIS在對原理圖進(jìn)行后續(xù)處理時，必須切換到專案管理窗口下，并且選中*.DSN文件。</p><p>

38、;　　進(jìn)行DRC檢測時，點(diǎn)擊菜單欄中Tools>Design Rules Check，然后在彈出的對話框中進(jìn)行設(shè)置。</p><p>　　DRC檢查能夠根據(jù)設(shè)計人員指定規(guī)則對PCB板進(jìn)行檢測。檢測結(jié)束后，系統(tǒng)將會輸出相應(yīng)檢查報告，列出原理圖設(shè)計中錯誤信息，并在原理圖相應(yīng)位置顯示。</p><p>　　對原理圖進(jìn)行DRC檢測并修改沒有錯誤后，接下來就可以生成整個電路圖的網(wǎng)絡(luò)表了。<

39、;/p><p>　　由于我們利用CaptureCIS和Allegro PCB Editor聯(lián)合平臺進(jìn)行PCB的設(shè)計，因此用CaptureCIS生成網(wǎng)表文件時，需要選定的類型是“Allegro”。</p><p>　　在對話框中選定生成網(wǎng)表文件的路徑，點(diǎn)擊確定。系統(tǒng)會生成Allegro PCB Editor進(jìn)行PCB設(shè)計所需要的3個文件，分別為pstxnet.dat(網(wǎng)表文件)，pstxprt.

40、dat(邏輯元件與其物理元件之間對應(yīng)關(guān)系文件)，pstchip.dat(原理圖中元件的物理封裝說明文件)。</p><p>　　除了進(jìn)行DRC檢測與生成網(wǎng)絡(luò)表外，對原理圖的后續(xù)處理還包括生成元件清單等。</p><p>　　按照上述要求繪制出電路原理圖如下所示：</p><p>　　圖5-1 差動放大器的原理圖</p><p>　　5.2 P

41、CB的設(shè)計</p><p>　　相對于原理圖的設(shè)計來說，PCB設(shè)計是項目的后端。本文中PCB設(shè)計是從Capture CIS輸出到PCB Editor環(huán)境中開始的，并由原理圖設(shè)計來約束、決定。PCB的設(shè)計流程主要分為準(zhǔn)備工作、網(wǎng)表輸入、布局、布線、設(shè)計檢查、設(shè)計輸出幾個步驟。</p><p>　　在PCB Editor設(shè)計環(huán)境下，需要進(jìn)行的準(zhǔn)備工作有，加載所需封裝庫，即和原理圖各元件屬性相對

42、應(yīng)的器件封裝、加載所需焊盤、創(chuàng)建所需的符號(包括機(jī)械、規(guī)格等)。</p><p>　　在PCB Editor設(shè)計界面，打開*.brd的PCB文件后，首先要用File>Import>logic命令輸入由原理圖生成的網(wǎng)絡(luò)表文件。在網(wǎng)表輸入無誤之后，設(shè)計中所需元件及其電氣連接關(guān)系就全部加載到PCB編輯界面了。</p><p>　　在布局布線開始之前，要設(shè)計好PCB的板框，即Outli

43、ne。如果沒有Outline，元器件將無法放置。另外，需要設(shè)定PCB的疊層，制定PCB的設(shè)計約束和規(guī)則，如不同種類信號線的寬度，走線間距，過孔尺寸，走線顏色等等。</p><p>　　利用手動或者自動放置方法將元器件一一加載到PCB板框周圍后，接下來進(jìn)行元器件的布局。在PCB設(shè)計中，布局是一個重要環(huán)節(jié)，布局好壞將直接影響布線的效果以及最終產(chǎn)品的電氣性能。</p><p>　　Allegro

44、布局的方式分為交互式布局和自動布局，但在使用過程中普遍采用的仍然是交互式布局。交互式布局時，應(yīng)遵守以下的原則：1)首先要完成需要定位元件的定位，再按照“先大后小，先難后易”的原則進(jìn)行布局;2)參考原理圖，以功能單元的核心元件為中心，圍繞核心元件進(jìn)行布局;3)總的連線盡可能短，關(guān)鍵信號線最短;高電壓、大電流信號與小電流、低電壓弱信號完全分開;模擬與數(shù)字信號分開;高頻與低頻信號分開;高頻元件的間隔要充分;4)BGA與相鄰元件的距離>5

45、mm，其它貼片元件相互間的距離>0.7mm;貼裝元件焊盤的外側(cè)與相鄰插裝元件的外側(cè)距離大于2mm;5)使用同一種電源的器件盡量放在一起，以便于電源分隔;6)發(fā)熱元件一般應(yīng)均勻分布，以利于單板和整機(jī)的散熱。7)整體布局應(yīng)考慮焊接方式和焊接方向，按照均勻分布、重心平衡、版面美觀的標(biāo)準(zhǔn)優(yōu)化布局。</p><p>　　布線是將邏輯連接轉(zhuǎn)換為物理連接的過程，包括連線、過孔、焊盤、弧線、填充、多邊形覆銅和電源層等。布線

46、方式分為自動布線和交互式布線兩種。</p><p>　　在對PCB的元器件進(jìn)行合理的布局后，點(diǎn)擊Route>Connect命令，開始進(jìn)行手動布線。布線時要優(yōu)先處理好電源和地的導(dǎo)線，再處理重要的信號線如高速、時鐘信號線，最后處理普通信號線。在相鄰的兩層，要選擇相互垂直的方向來布線，盡量縮短線與線之間的平行距離。</p><p>　　手動布線的一般原則如下：1)電源線、地線、印制電路板導(dǎo)

47、線對高頻信號應(yīng)保持低阻抗;2)對A/D轉(zhuǎn)換類器件，數(shù)字部分與模擬部分地線寧可統(tǒng)一也不要交叉;3)弱信號電路，低頻電路周圍不要形成電流環(huán)路;4)I/O驅(qū)動電路應(yīng)盡量靠近印制電路板邊的接插件，讓其盡快離開PCB;5)用地線將時鐘區(qū)圈起來，時鐘線盡量短，時鐘發(fā)生器盡量靠近到用該時鐘的元件;6)任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小;7)時鐘、總線、片選信號要遠(yuǎn)離I/O線和接插件;8)盡量減少PCB導(dǎo)線的不連續(xù)性，導(dǎo)線寬度不要突變，

48、導(dǎo)線拐角應(yīng)大于90°，禁止環(huán)狀布線;9)為減少線間串?dāng)_，應(yīng)保證線間距足夠大。當(dāng)線中心間距不少于3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規(guī)則。為了減少電源層和地層的邊沿效應(yīng)，可以將電源層內(nèi)縮20H(H為電源和地之間的介質(zhì)厚度)，這樣就能將70%的電場限制在接地層邊沿內(nèi)。</p><p>　　按照上述要求繪制出電路PCB圖如下所示：</p><p>　　圖5-2差動運(yùn)算放

49、大器電路的PCB圖（1）</p><p>　　圖5-3差動運(yùn)算放大器電路的PCB圖（2）</p><p><b>　　6 心得體會</b></p><p>　　本次課程設(shè)計根據(jù)課題要求，學(xué)會和鞏固了Produce和Cadence軟件的使用方法。通過學(xué)習(xí)、查閱了相關(guān)的資料，對這些軟件的畫圖。仿真功能有了更深的體會。 </p>

50、<p>　　通過這次課程設(shè)計，使我深刻地認(rèn)識到學(xué)好專業(yè)知識的重要性，也理解了理論聯(lián)系實(shí)際的含義，雖然在這次設(shè)計中對于知識的運(yùn)用和銜接還不夠熟練，但是通過自身的查閱研以及同學(xué)的幫助最終得出結(jié)果對于我來說還是不錯的結(jié)果。一次也告誡我在以后的學(xué)習(xí)或工作中努力不斷完善，學(xué)習(xí)心得東西。</p><p>　　課設(shè)初始已經(jīng)接觸過Cadence軟件，所以在Cadence畫圖仿真上還算簡易，但對于PCB板的制作流程不

51、太熟悉，實(shí)在查找資料后才慢慢做的出來。利用Proteus畫圖不是很難，但在仿真過程中出現(xiàn)了問題，輸出較難得出完美波形，所以花費(fèi)了很長時間才做出。同時也對這個軟件有了更深的認(rèn)識。 本次課程實(shí)習(xí)我用了五天的時間，但整個過程我都認(rèn)真的完成了，期間也遇到過不少問題，但是經(jīng)過仔細(xì)分析，將錯誤都一一解決了，最終達(dá)到了設(shè)計的要求，通過這次課程設(shè)計的鍛煉我收獲很多。</p><p><b>　　參考文獻(xiàn)<

52、;/b></p><p>　　[1]吳友宇.模擬電子技術(shù)基礎(chǔ)（第一版）.北京：清華大學(xué)出版社，2009.</p><p>　　[2]童詩白.華成英.模擬電子技術(shù)基礎(chǔ)（第四版）.北京：高等教育出版社，2009.</p><p>　　[3]張毅剛. 基于Proteus的單片機(jī)課程的基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計. 2012.</p><p>　　[4]