eda課程設(shè)計(jì)--交通燈控制器設(shè)計(jì)

上傳人：奔*** IP屬地：河北更新時(shí)間：2024-03-01 格式：doc 頁(yè)數(shù)：11 大?。?2.00KB 人氣指數(shù)：12 舉報(bào) 版權(quán)申訴

eda課程設(shè)計(jì)--交通燈控制器設(shè)計(jì)_第1頁(yè)

已閱讀1頁(yè)，還剩10頁(yè)未讀，繼續(xù)免費(fèi)閱讀

版權(quán)說(shuō)明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、　　《EDA技術(shù)與VHDL語(yǔ)言設(shè)計(jì)》　　課程設(shè)計(jì)　　題目： EDA技術(shù)及其應(yīng)用 　　—— 交通燈控制器設(shè)計(jì) 　　姓名： <

2、/p>　　院系：電子信息工程學(xué)系 　　專業(yè)：電子信息工程 　　班級(jí)： 　　學(xué) 號(hào)： 　　指導(dǎo)教師

3、： 　　2011年 12 月　　EDA技術(shù)及其應(yīng)用　　——交通燈控制器設(shè)計(jì)　　摘要：系統(tǒng)使用EDA技術(shù)設(shè)計(jì)了交通燈控制器，采用硬件描述語(yǔ)言VHDL按模塊化方式進(jìn)行設(shè)計(jì)，然后進(jìn)行編程，時(shí)序仿真等

4、。軟件基于VHDL語(yǔ)言實(shí)現(xiàn)了本設(shè)計(jì)的控制功能，實(shí)現(xiàn)數(shù)據(jù)的輸入，輸出，計(jì)算，顯示及程序退出等功能。整個(gè)系統(tǒng)結(jié)構(gòu)簡(jiǎn)單，使用方便。功能齊全，精度高，具有一定的開(kāi)發(fā)價(jià)值。　　關(guān)鍵詞：交通燈控制器；分頻器、信號(hào)控制器、時(shí)鐘模塊；EDA；VHDL　　引言　　當(dāng)前，大量的信號(hào)燈電路正向著數(shù)

5、字化、小功率、多樣化、方便人、車(chē)、路三者關(guān)系的協(xié)調(diào)，多值化方向發(fā)展隨著社會(huì)經(jīng)濟(jì)的發(fā)展，城市交通問(wèn)題越來(lái)越引起人們的關(guān)注。，這些城市紛紛修建城市高速道路，在高速道路建設(shè)完成的初期，它們也曾有效地改善了交通狀況。然而，隨著交通量的快速增長(zhǎng)和缺乏對(duì)高速道路的系統(tǒng)研究和控制，高速道路沒(méi)有充分發(fā)揮出預(yù)期的作用。而城市高速道路在構(gòu)造上的特點(diǎn)，也決定了城市高速道路的交通狀況必然受高速道路與普通道路耦合處交通狀況的制約。人、車(chē)、路三者關(guān)系的協(xié)調(diào)，已成

6、為交通管理部門(mén)需要解決的重要問(wèn)題之一。城市交通控制系統(tǒng)是用于城市交通數(shù)據(jù)監(jiān)測(cè)、交通信號(hào)燈控制與交通疏導(dǎo)的計(jì)算機(jī)綜合管理系統(tǒng)，它是現(xiàn)代城市交通監(jiān)控指揮系統(tǒng)中最重要的組成部分。　　1.1 設(shè)計(jì)的目的　　本次課程設(shè)計(jì)的目的是通過(guò)設(shè)計(jì)交通燈控制器，了解EDA技術(shù)，了解并掌握VHDL硬件描述語(yǔ)言的設(shè)計(jì)方法和思想，鞏固和綜合運(yùn)用所學(xué)過(guò)的計(jì)算機(jī)組成原理知識(shí)，提高分析

7、、解決計(jì)算機(jī)技術(shù)實(shí)際問(wèn)題的獨(dú)立工作能力。　　1.2 設(shè)計(jì)的基本內(nèi)容　　本次課程設(shè)計(jì)所選的題目是交通燈控制器的設(shè)計(jì)。設(shè)計(jì)了主干道的交叉路口交通信號(hào)燈無(wú)人自動(dòng)管理的控制系統(tǒng).將路口紅綠燈的各種亮燈情況定義不同的狀態(tài),路口狀況定義為觸發(fā)條件,組成有限狀態(tài)機(jī).基于此模型的交通信號(hào)燈控制系統(tǒng)可充分利用現(xiàn)有交通資源,緩解城市交通壓力。<

8、;p>　　EDA、VHDL、有限狀態(tài)機(jī)簡(jiǎn)介　　2.1 EDA簡(jiǎn)介　　EDA是電子設(shè)計(jì)自動(dòng)化（Electronic Design Automation）縮寫(xiě)，是90年代初從CAD（計(jì)算機(jī)輔助設(shè)計(jì)）、CAM（計(jì)算機(jī)輔助制造）、CAT（計(jì)算機(jī)輔助測(cè)試）和CAE（計(jì)算機(jī)輔助工程）的概念發(fā)展而來(lái)的。EDA技術(shù)是以計(jì)算機(jī)為工具，根據(jù)硬件描述語(yǔ)言HDL（ Ha

9、rdware Descriptionlanguage）完成的設(shè)計(jì)文件，自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合及優(yōu)化、布局布線、仿真以及對(duì)于特定目標(biāo)芯片的適配編譯和編程下載等工作。　　典型的EDA工具中必須包含兩個(gè)特殊的軟件包，即綜合器和適配器。綜合器的功能就是將設(shè)計(jì)者在EDA平臺(tái)上完成的針對(duì)某個(gè)系統(tǒng)項(xiàng)目的HDL、原理圖或狀態(tài)圖形描述，針對(duì)給定的硬件系統(tǒng)組件，進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合，最終獲得我們

10、欲實(shí)現(xiàn)功能的描述文件。綜合器在工作前，必須給定所要實(shí)現(xiàn)的硬件結(jié)構(gòu)參數(shù)，它的功能就是將軟件描述與給定的硬件結(jié)構(gòu)用一定的方式聯(lián)系起來(lái)。也就是說(shuō)，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。綜合過(guò)程就是將電路的高級(jí)語(yǔ)言描述轉(zhuǎn)換低級(jí)的、可與目標(biāo)器件FPGA/CPLD相映射的網(wǎng)表文件。　　適配器的功能是將由綜合器產(chǎn)生的王表文件配置與指定的目標(biāo)器件中，產(chǎn)生最終的下載文件，如JED文件。適配所選定的目標(biāo)器件（FPG

11、A/CPLD芯片）必須屬于在綜合器中已指定的目標(biāo)器件系列。 　　硬件描述語(yǔ)言HDL是相對(duì)于一般的計(jì)算機(jī)軟件語(yǔ)言，如：C、PASCAL而言的。HDL語(yǔ)言使用與設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它能描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接方式。設(shè)計(jì)者可利用HDL程序來(lái)描述所希望的電路系統(tǒng)，規(guī)定器件結(jié)構(gòu)特征和電路的行為方式；然后利用綜合器和適配器將此程序編程能控制FPGA和CPLD內(nèi)部結(jié)構(gòu)，并實(shí)現(xiàn)相應(yīng)邏輯功

12、能的的門(mén)級(jí)或更底層的結(jié)構(gòu)網(wǎng)表文件或下載文件。目前，就FPGA/CPLD開(kāi)發(fā)來(lái)說(shuō)，比較常用和流行的 HDL主要有ABEL-HDL、AHDL和VHDL。　　2.2 VHDL簡(jiǎn)介　　VHDL語(yǔ)言是一種用于電路設(shè)計(jì)的高級(jí)語(yǔ)言。它在80年代的后期出現(xiàn)。最初是由美國(guó)國(guó)防部開(kāi)發(fā)出來(lái)供美軍用來(lái)提高設(shè)計(jì)的可靠性和縮減開(kāi)發(fā)周期的一種使用范圍較小的設(shè)計(jì)語(yǔ)言。但是，由于它在

13、一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為ANSI/IEEE的標(biāo)準(zhǔn)（IEEE STD 1076-1987）。1993年更進(jìn)一步修訂，變得更加完備，成為ANSI/IEEE的ANSI/IEEE STD 1076-1993標(biāo)準(zhǔn)。目前，大多數(shù)的CAD廠商出品的EDA軟件都兼容了這種標(biāo)準(zhǔn)。　　VHDL的英文全寫(xiě)是：VHSIC（Very High Speed Integrated Circuit

14、）Hardware Descriptiong Language.翻譯成中文就是超高速集成電路硬件描述語(yǔ)言。因此它的應(yīng)用主要是應(yīng)用在數(shù)字電路的設(shè)計(jì)中。目前，它在中國(guó)的應(yīng)用多數(shù)是用在FPGA/CPLD/EPLD的設(shè)計(jì)中。當(dāng)然在一些實(shí)力較為雄厚的單位，它也被用來(lái)設(shè)計(jì)ASIC。　　2.3 有限狀態(tài)機(jī)簡(jiǎn)介　　有限狀態(tài)機(jī)是指輸出取決于過(guò)去輸入部分和當(dāng)前輸入部分的時(shí)

15、序邏輯電路。一般來(lái)說(shuō)，除了輸入部分和輸出部分外，有限狀態(tài)機(jī)還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為狀態(tài)寄存器。在有限狀態(tài)機(jī)中，狀態(tài)寄存器的的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)，因此有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和寄存器邏輯的一種組合。其中，寄存器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的內(nèi)部狀態(tài)；而組合邏輯有可以分為次態(tài)邏輯和輸出邏輯兩部分，次態(tài)邏輯的功能是確定有限狀態(tài)機(jī)的

16、下一個(gè)狀態(tài)，輸出邏輯的功能是確定有限狀態(tài)機(jī)的輸出。　　在實(shí)際的應(yīng)用中，根據(jù)有限狀態(tài)機(jī)是否使用輸入信號(hào)，設(shè)計(jì)人員經(jīng)常將其分為Moore型有限狀態(tài)機(jī)和Mealy型有限狀態(tài)機(jī)兩種類型。1 Moore型有限狀態(tài)機(jī) 其輸出信號(hào)僅與當(dāng)前狀態(tài)有關(guān)，即可以把Moore型有限狀態(tài)的輸出看成是當(dāng)前狀態(tài)的函數(shù)。2 Mealy型有限狀態(tài)機(jī) 其輸出信號(hào)不僅與當(dāng)前狀態(tài)有關(guān)，而且還與所有的輸入信號(hào)有關(guān)，即可以把Mealy型有

17、限狀態(tài)機(jī)的輸出看成是當(dāng)前狀態(tài)和所有輸入信號(hào)的函數(shù)。　　設(shè)計(jì)過(guò)程　　3.1 設(shè)計(jì)規(guī)劃　　根據(jù)交通燈控制器的功能與要求，將其總體電路分為controller、分頻器、時(shí)鐘模塊。controller實(shí)現(xiàn)邏輯和時(shí)序控制，外部脈沖振蕩器的頻率選為

18、32 768 kHz，經(jīng)分頻器分頻得1 Hz的信號(hào)，1 Hz信號(hào)用做時(shí)鐘模塊的計(jì)數(shù)脈沖。總體框圖如圖1：　　圖1 交通燈控制器總體框　　3.2 各模塊的原理及程序　　3.2.1 時(shí)鐘模塊設(shè)計(jì)　　分成時(shí)、分、秒三塊，秒計(jì)時(shí)對(duì)分頻器的輸入計(jì)數(shù)，到達(dá)60個(gè)時(shí)清零并輸出一個(gè)分

19、鐘進(jìn)位，同樣，分鐘計(jì)時(shí)計(jì)到60個(gè)時(shí)清零并輸出一個(gè)小時(shí)進(jìn)位，小時(shí)計(jì)時(shí)計(jì)滿24個(gè)時(shí)則清零。校準(zhǔn)時(shí)，set位為高電平，時(shí)鐘停止走動(dòng)，時(shí)、分、秒各位分別用8位開(kāi)光設(shè)置，其中高四位對(duì)應(yīng)高一位，低四位對(duì)應(yīng)低一位。下面是其中的一段VHDL代碼：　　entity frequency is　　port<p

20、>　　(clk10hz:in std_logic;　　clk1hz:out std_logic);　　end frequency;　　architecture count of frequency is　　signal tout:integer range 0 to

21、 4;　　signal clk:std_logic;　　begin　　process(clk10hz)　　begin　　If rising_edge(cl

22、k10hz) then　　if tout=4 then　　tout<=0;　　clk<=not clk;　　else tout<=tout+1;　　end

23、 if;　　end if;　　end process;　　clk1hz<=clk;　　end count;　　時(shí)鐘模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖2所示。<

24、;/p>　　圖2 時(shí)鐘模塊仿真圖　　3.2.2 分頻器模塊設(shè)計(jì)　　使用32MHz的晶體振蕩器，穩(wěn)定度高，但需要分頻以得到1Hz的秒脈沖，分頻器以計(jì)數(shù)方式實(shí)現(xiàn)，當(dāng)計(jì)到16000000個(gè)脈沖上升沿輸出發(fā)生跳變，因此輸出端每秒有一個(gè)上升沿，即得到1Hz的脈沖。下面是其中的一段VHDL代碼：

25、　　Architecture behavioral of pulse is　　Begin　　Counter:process(clock,en)　　Variable count2:integer;　　Variable clk0:std_

26、logic;　　Begin　　If en='0' then　　Count2:=0;　　Clk0:='0';　　Else if clock' event

27、and clock ='1'then　　Count2:=count2+1;　　If count2=16000000 then　　Clk0:='1';　　Else if count2=32000000 then<

28、p>　　Count2:=0;　　Clk0:='0';　　End if;　　End if;　　end if;<

29、;p>　　Clk<=clk0;　　End if;　　end process counter;　　End Behavioral; 　　分頻器模塊由VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖3所示。<p&

30、gt;　　圖3 分頻器模塊仿真圖　　3.2.3 信號(hào)控制器模塊設(shè)計(jì)　　控制器的作用是根據(jù)計(jì)數(shù)器的計(jì)數(shù)值控制發(fā)光二極管的亮、滅，以及輸出倒計(jì)時(shí)數(shù)值給七段譯管的分譯碼電路。此外，當(dāng)檢測(cè)到特殊情況（Hold=‘1’）發(fā)生時(shí)，無(wú)條件點(diǎn)亮紅色的發(fā)光二極管。代碼如下：　　libraRy ieee;&

31、lt;p>　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity controller is　　port( clock,reset,hold:in std_logic;　　fl

32、ash:out std_logic;　　numa,numb:out integer range 0 to 25;　　aR,aG,aY:out std_logic;　　bR,bG,bY:out std_logic);　　end controller;

33、　　aRchitecture rtl of controller is　　signal countnum:integer range 0 to 50;　　對(duì)其用VHDL程序?qū)崿F(xiàn)后，其仿真圖如圖4所示。　　圖4 信號(hào)控制器模塊仿真圖　　其中，Sa，Sb分別

34、是a，b路口傳感器的信號(hào)，aR，aY，aG，aLR，aLY，aLG分別代表控制主干道a的直行紅燈、黃燈、綠燈，左轉(zhuǎn)彎紅燈、黃燈、綠燈的信號(hào)；bR，bY，bG，bLR，bLY，bLG分別代表控制主干道b的直行紅燈、黃燈、綠燈，左轉(zhuǎn)彎紅燈、黃燈、綠燈的信號(hào)；aPR，aPG，bPR，bPG是人行道信號(hào)，hold是使能信號(hào)。hold=0時(shí)a，b兩路口紅燈同時(shí)亮，便于處理特殊情況。　　結(jié)

35、束語(yǔ)：　　本次用VHDL設(shè)計(jì)了交通燈控制器，通過(guò)本次課程設(shè)計(jì)的學(xué)習(xí)，我深深的體會(huì)到設(shè)計(jì)課的重要性和目的性所在。對(duì)傳統(tǒng)軟件工程設(shè)計(jì)流程有了更深刻的理解，掌握了EDA軟件的使用以及如何熟練的、合理的選用集成電路器件。將書(shū)本上的理論知識(shí)和實(shí)際有機(jī)地結(jié)合起來(lái)，鍛煉了實(shí)際分析問(wèn)題和解決問(wèn)題的能力，提高了適應(yīng)實(shí)際的能力，為今后的學(xué)習(xí)和實(shí)踐打下了良好的基礎(chǔ)。<

36、p>　　參考文獻(xiàn)：　　[1]孫津平.數(shù)子電子技術(shù).西安：西安電子科技大學(xué)出版社,2002 　　[2]陳振源.電子技術(shù)基礎(chǔ).北京：高等教育出版社,2001　　[3]陳梓城、孫麗霞.電子技術(shù)基礎(chǔ).北京：機(jī)械工業(yè)出版社,2001　　[

37、4]李中發(fā).數(shù)字電子技術(shù).北京：中過(guò)水利水電出版社,2001　　附錄　　1.信號(hào)控制器模塊程序：　　libraRy ieee;　　use ieee.std_logic_1164.all;

38、　use ieee.std_logic_unsigned.all;　　entity controller is　　port( clock,reset,hold:in std_logic;　　flash:out std_logic;　　numa,numb:out integ

39、er range 0 to 25;　　aR,aG,aY:out std_logic;　　bR,bG,bY:out std_logic);　　end controller;　　aRchitecture rtl of controller is<

40、p>　　signal countnum:integer range 0 to 50;　　begin　　process(clock)　　begin　　if reset='1'

41、then　　countnum<=0;　　elsif rising_edge(clock) then　　if hold='1' then　　flash<='1';　　el

42、se　　flash<='0';　　if countnum=49 then　　countnum<=0;　　else　　countnum<=c

43、ountnum+1;　　end if;　　end if;　　end if;　　end process;　　proce

44、ss(clock)　　begin　　if rising_edge(clock) then　　if hold='1' then　　aR<='1';</p&

45、gt;　　bR<='1';　　aG<='0';　　bG<='0';　　aY<='

46、0';　　bY<='0';　　else　　if countnum<=19 then　　numa<=20-countnum;</p

47、>　　aR<='0';　　aG<='1';　　aY<='0';　　elsif countnum<=2

48、4 then　　numa<=25-countnum;　　aR<='0';　　aG<='0';　　aY<='1

49、9;;　　else　　numa<=50-countnum;　　aR<='1';　　aG<='0';</

50、b>　　aY<='0';　　end if;　　if countnum<=24 then　　numb<=25-countnum;<

51、;p>　　bR<='1';　　bG<='0';　　bY<='0';　　elsif countnum<=44 then<

52、;/p>　　numb<=45-countnum;　　bR<='0';　　bG<='1';　　bY<='0';</b

53、>　　else　　numb<=50-countnum;　　bR<='0';　　bG<='0';<

54、/p>　　bY<='1';　　end if;　　end if;　　end if;<

55、p>　　end process;　　end;　　2.分頻器模塊程序：　　Library ieee;　　Use ieee.std_logic_1164.all;　　Use ieee.std

56、_logic_arith.all;　　Use ieee.std_logic_unsigned.all;　　Entity pulse is　　Port(clock,en:in std_logic;　　Clk:out std_logic

57、;　　);　　End pulse;　　Architecture behavioral of pulse is　　Begin　　Counter:process(clock,en)

58、　　Variable count2:integer;　　Variable clk0:std_logic;　　Begin　　If en='0' then　　Count2:=0;

59、　　Clk0:='0';　　Else if clock' event and clock ='1'then　　Count2:=count2+1;　　If count2=16000000 then　　Clk0:=&

60、#39;1';　　Else if count2=32000000 then　　Count2:=0;　　Clk0:='0';　　End if;　　End

61、 if;　　end if;　　Clk<=clk0;　　End if;　　end process counter;　　End Be

62、havioral; 　　3.時(shí)鐘模塊程序：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

63、p>　　entity frequency is　　port　　(clk10hz:in std_logic;　　clk1hz:out std_logic);　　end frequency;

64、　　architecture count of frequency is　　signal tout:integer range 0 to 4;　　signal clk:std_logic;　　begin　　process(clk10h

65、z)　　begin　　If rising_edge(clk10hz) then　　if tout=4 then　　tout<=0;　　clk<

66、;=not clk;　　else tout<=tout+1;　　end if;　　end if;　　end process;　　clk1hz<

眾賞文庫(kù)> 全部分類> 畢業(yè)設(shè)計(jì)

溫馨提示

1. 本站所有資源如無(wú)特殊說(shuō)明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

eda課程設(shè)計(jì)--交通燈控制器設(shè)計(jì)

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

eda課程設(shè)計(jì)--交通燈控制器設(shè)計(jì)

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

免費(fèi)下載