數(shù)字式搶答器課程設(shè)計(jì)報(bào)告

上傳人：奔*** IP屬地：河北更新時(shí)間：2024-03-01 格式：doc 頁(yè)數(shù)：17 大?。?91.50KB 人氣指數(shù)：12 舉報(bào) 版權(quán)申訴

已閱讀1頁(yè)，還剩16頁(yè)未讀，繼續(xù)免費(fèi)閱讀

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

1、　　設(shè)計(jì)題目數(shù)字式搶答器　　摘要　　在許多比賽活動(dòng)中，為了準(zhǔn)確、公正、直觀地判斷出第一搶答者，通常設(shè)置一臺(tái)搶答器。通過搶答器的數(shù)顯，燈光和音響等手段指示出第一搶答者。同時(shí)還可以設(shè)置定時(shí)、記分犯規(guī)及獎(jiǎng)懲等多種功能。　　本設(shè)計(jì)采用手動(dòng)搶答的方式，有人搶答后，

2、系統(tǒng)自動(dòng)封鎖其他人的搶答按鈕，使其不能再搶答，從而實(shí)現(xiàn)搶答功能。　　數(shù)字搶答器由主體電路與擴(kuò)展電路組成。優(yōu)先編碼電路、鎖存器、譯碼電路將參賽隊(duì)的輸入信號(hào)在顯示器上輸出；用控制電路和主持人開關(guān)啟動(dòng)報(bào)警電路，以上兩部分組成主體電路。通過定時(shí)電路和譯碼電路將秒脈沖產(chǎn)生的信號(hào)在顯示器上輸出實(shí)現(xiàn)計(jì)時(shí)功能，構(gòu)成擴(kuò)展電路。經(jīng)過模擬仿真，下載到開發(fā)板等工作后數(shù)字搶答器成型。<p&g

3、t;　　關(guān)鍵字:搶答電路定時(shí)電路報(bào)警電路時(shí)序控制　　目錄　　摘要 ···················

4、3;····································&#

5、183;·····························2　　第1章概述 ·

6、3;····································&#

7、183;····································

8、······4　　第2章課程設(shè)計(jì)任務(wù)及要求 ························&

9、#183;···································4<

10、/p>　　2.1 設(shè)計(jì)任務(wù) ································

11、····································

12、3;··········4　　2.2 設(shè)計(jì)要求 ····················

13、83;····································&

14、#183;··················4　　第3章系統(tǒng)設(shè)計(jì) ············&

15、#183;····································

16、;···························5　　3.1設(shè)計(jì)方案 ···

17、3;····································&#

18、183;··································5

19、　　3.2 系統(tǒng)設(shè)計(jì)·································&#

20、183;····································

21、··········5　　3.2.1 結(jié)構(gòu)框圖及說明 ····················&

22、#183;····································

23、;5　　3.2.2 系統(tǒng)原理圖及工作原理 ·····························

24、···············6　　3.3單元電路設(shè)計(jì)················&

25、#183;····································

26、;······················7 　　第4章軟件仿真········

27、;····································

28、83;································12

29、4.1 仿真電路圖 ···································

30、····································

31、3;··12　　4.2 仿真過程 ····························

32、3;····································&#

33、183;···········12　　4.3 仿真結(jié)果 ···················&#

34、183;····································

35、·····················14　　第5章安裝調(diào)試 ·········

36、3;····································&#

37、183;··························14　　5.1 安裝調(diào)試過程 ····

38、····································

39、3;······························14　　5.2 故障分析

40、 ····································

41、83;·································15<p

42、>　　第6章心得體會(huì)··································&#

43、183;····································

44、······15　　附錄使用元件清單·························

45、····································

46、3;············17　　第1章概述　　隨著社會(huì)的不斷發(fā)展，人們的生活水平也在不斷的提高人們不斷要滿足物質(zhì)上的要求，同時(shí)對(duì)精神上的追求也在不斷的提高，現(xiàn)在的社會(huì)是一個(gè)娛樂的社會(huì)?，F(xiàn)在

47、各電視臺(tái)的活動(dòng)和課外活動(dòng)都很多。人們?cè)趨⒓踊顒?dòng)的時(shí)候都對(duì)審判有很多的意見，所以為了比賽的準(zhǔn)確和公正，就需要有儀器的輔佐。　　智力競(jìng)賽搶答器就是一種活潑的有趣的供人們娛樂的游戲裝置，通過搶答方式不僅能引起參賽者和觀眾的興趣，而且能夠提高參賽者的敏捷性，同時(shí)我們?cè)趨⑴c中能夠增加一些生活常識(shí)和科學(xué)知識(shí)，因此，在許多比賽活動(dòng)中為了準(zhǔn)確，公正的進(jìn)行每一場(chǎng)比賽，特別設(shè)置了一臺(tái)具有顯示第一搶答者并鎖定、犯規(guī)警

48、告等多種功能的搶答器，該設(shè)計(jì)針對(duì)各種要求設(shè)計(jì)出可供八名選手參賽使用的數(shù)字式競(jìng)賽搶答器，適用于各大中小電視臺(tái)，學(xué)校等單位舉行的智力競(jìng)賽。數(shù)字電路組成的數(shù)字系統(tǒng)工作可靠，精度較高，抗干擾能力很強(qiáng)，所以智力競(jìng)賽搶答器的設(shè)計(jì)就有數(shù)字電路來控制。　　第2章課程設(shè)計(jì)任務(wù)及要求　　2.1 設(shè)計(jì)任務(wù) 　　設(shè)計(jì)一個(gè)八位智力競(jìng)賽

49、搶答器。準(zhǔn)確地理解有關(guān)要求，獨(dú)立完成系統(tǒng)設(shè)計(jì)，要求所設(shè)計(jì)的電路具有以下功能：　?。?）設(shè)計(jì)八組參賽的搶答器，每組設(shè)置一個(gè)搶答按鈕。（2）給節(jié)目主持人設(shè)置一個(gè)控制開關(guān)S，這個(gè)開關(guān)由主持人控制，進(jìn)行清零和搶答使能。（3）搶答器具有鎖存與顯示功能。即選手按動(dòng)按鈕，鎖存相應(yīng)的編號(hào)，并在LED數(shù)碼管上顯示。　?。?）搶答器具有搶答計(jì)時(shí)功能，且一次搶答的時(shí)

50、間由主持人設(shè)定（如30秒）。　　2.2 設(shè)計(jì)要求　　1.分析設(shè)計(jì)任務(wù)，擬定多種設(shè)計(jì)方案，根據(jù)當(dāng)時(shí)的制作條件，選定其中的一種方案繪制設(shè)計(jì)系統(tǒng)框圖和設(shè)計(jì)流程。　　2.設(shè)計(jì)各部分單元電路圖（或VHDL）描述。計(jì)算參數(shù)，選定元器件型號(hào)、確定數(shù)量，提出元件清單。

51、　　3.安裝、調(diào)試硬件電路，或制作以FPGA/CPLD為基礎(chǔ)的專用集成電路芯片ASIC。　　4.電路測(cè)試、分析所要求的各項(xiàng)功能和指標(biāo)，或?qū)HDL描述的電路作功能仿真和時(shí)序仿真，對(duì)ASIC芯片作脫機(jī)運(yùn)行。　　5.運(yùn)行制作的硬件電路，操作各項(xiàng)設(shè)計(jì)功能是否正常穩(wěn)定，交驗(yàn)并演示所設(shè)計(jì)制作的電路裝置

52、6 總結(jié)設(shè)計(jì)中各主要環(huán)節(jié)的資料，整理打印出規(guī)范的設(shè)計(jì)報(bào)告。　　第3章系統(tǒng)設(shè)計(jì)　　3.1設(shè)計(jì)方案　　該電路由搶答模塊，鎖存模塊，定時(shí)模塊，報(bào)警模塊組成。　　搶答模塊：由9個(gè)按鈕組成，包括8個(gè)選手按鈕和1個(gè)主持人按鈕。當(dāng)主持人按鈕為

53、低電平時(shí)，進(jìn)行電路清零；為高電平時(shí)，選手開始搶答。當(dāng)?shù)谝粋€(gè)選手搶到題后，發(fā)光二極管亮，顯示其編號(hào)，并且揚(yáng)聲器響。　　鎖存模塊：當(dāng)?shù)谝粋€(gè)選手搶到題后，若再有選手按按鈕，不再識(shí)別其搶答信號(hào)。　　定時(shí)模塊：主持人發(fā)出搶答信號(hào)后，電路進(jìn)行自動(dòng)計(jì)時(shí)，規(guī)定選手搶答在一定時(shí)間內(nèi)完成。　　報(bào)警模塊：與定時(shí)模塊共同作用，如給定時(shí)間

54、內(nèi)無人搶答，揚(yáng)聲器響應(yīng)報(bào)警，該題作廢，進(jìn)行下一題搶答。　　3.2 系統(tǒng)設(shè)計(jì) 　　3.2.1 結(jié)構(gòu)框圖及說明 　　分析各項(xiàng)設(shè)計(jì)要求后，可繪制如下系統(tǒng)原理框圖　　結(jié)構(gòu)圖說明&

55、lt;p>　　第一信號(hào)鑒別電路是搶答器的關(guān)鍵電路，其任務(wù)是鑒別并鎖存第一搶答者的信號(hào)，這類電路可以選用各種觸發(fā)器、鎖存器構(gòu)成，也可用VHDL語言語言自己編寫。其他模塊的功能如前面所述，這里不再重復(fù)。　　3.2.2 系統(tǒng)原理圖及工作原理 　　工作原理：　　主持人按鈕（Q

56、0）撥向低電平，U1，U2的清零端CLR為低電平，實(shí)現(xiàn)電路清零，當(dāng)主持人按鈕撥向高電平，CLR高電平無效，此刻搶答開始，由于Q1~Q4原始狀態(tài)為高電平，使得四輸入與門輸出為高電平，cp=‘1’，不能觸發(fā)。當(dāng)?shù)谝粋€(gè)人按下?lián)尨鸢粹o，輸入低電平，四輸入與門電平值由‘1’跳變?yōu)椤?’，此刻cp=‘0’，觸發(fā)U1，使得U1輸出端q=‘1’，此后無論其他選手再按按鈕，cp=‘0’不變，實(shí)現(xiàn)對(duì)其他選手的鎖存功能，U1輸出q也一直保持為1，所以

57、對(duì)于U2器件，只有一個(gè)脈沖觸發(fā)，其輸出q1~q4僅為s0~s1的第一個(gè)狀態(tài)，在經(jīng)U3器件進(jìn)行轉(zhuǎn)換后，由發(fā)光二極管輸出（點(diǎn)亮第一個(gè)搶答選手對(duì)應(yīng)的發(fā)光二極管）。而答題計(jì)時(shí)部分，由U2的輸出端alm=‘1’使能U4，進(jìn)行計(jì)時(shí)，計(jì)時(shí)輸出由發(fā)光二極管顯示。當(dāng)在規(guī)定的時(shí)間沒有答題結(jié)束，則蜂鳴器發(fā)出報(bào)警聲。　　單元電路設(shè)計(jì)　　(1

58、). Catch 元件　　器件生成所使用的VHDL語言：　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　use IEEE.STD_LOGIC_ARITH.ALL;　　use IEEE.

59、STD_LOGIC_UNSIGNED.ALL;　　entity catch is　　Port(cp : in std_logic;　　clr : in std_logic;　　q :out std_logic);　　end cat

60、ch;　　architecture Behavioral of catch is　　begin　　process(cp,clr)　　begin　　if c

61、lr ='0' then　　q<='0';　　elsif cp'event and cp='0'then　　q<='1';<

62、p>　　end if;　　end process;　　end Behavioral;　　器件描述：　　clr：clr=‘0’，清零，且q=‘0’；clr=‘1’，無效。

63、　　cp：cp=‘1’，q=‘0’；cp=‘0’，q=‘1’；　　(2). Lock 元件　　器件生成所使用的VHDL語言：　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;<p&g

64、t;　　use IEEE.STD_LOGIC_ARITH.ALL;　　use IEEE.STD_LOGIC_UNSIGNED.ALL;　　entity lock is　　Port(d1 : in std_logic;　　d2 : in std_logic;</p&g

65、t;　　d3 : in std_logic;　　d4 : in std_logic;　　clk : in std_logic;　　clr : in std_logic;　　q1 : out std_logic;

66、;　　q2 : out std_logic;　　q3 : out std_logic;　　q4 : out std_logic;　　q5 : out std_logic;　　q6 : out std_logic;　　q7 : ou

67、t std_logic;　　q8 : out std_logic;　　alm : out std_logic);　　end lock;　　architecture Behavioral of lock is&l

68、t;p>　　begin　　process(clk)　　begin　　if clr='0' then -------低電平有效　　q1&l

69、t;='0';　　q2<='0';　　q3<='0';　　q4<='0';

70、　　q5<='0';　　q6<='0';　　q7<='0';　　q8<='0'

71、;;　　alm<='0';　　elsif clk'event and clk='1' then　　q1<=d1;<b

72、>　　q2<=d2;　　q3<=d3;　　q4<=d4;　　q5<=d5;　　q6<

73、=d6;　　q7<=d7;　　q8<=d8;　　alm<='1';　　end if;&

74、lt;/b>　　end process;　　end Behavioral; 　　器件描述：　　clk：當(dāng)clk=‘0’時(shí)，q1~q4=‘0’，alm=‘0’；當(dāng)clk=‘1’時(shí)， q1<=d1;q2&l

75、t;=d2;q3<=d3;q4<=d4; q5<=d5;q6<=d6;q7<=d7;q8<=d8;alm=‘1’；　　d1~d8：d1~d8=s1~s8；　　(3). Ch81a 元件　　器件生成所使用的VHDL語言：　　librar

76、y IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　use IEEE.STD_LOGIC_ARITH.ALL;　　use IEEE.STD_LOGIC_UNSIGNED.ALL;　　entity ch41a is<p

77、>　　Port(d1 : in std_logic;　　d2 : in std_logic;　　d3 : in std_logic;　　d4 : in std_logic;　　d5 : in std_logic;　　d6 :

78、 in std_logic;　　d7 : in std_logic;　　d8 : in std_logic;　　q : out std_logic_vector(3 downto 0));　　end ch81a;　　archite

79、cture Behavioral of ch81a is　　begin　　process(d1,d2,d3,d4,d5,d6,d7,d8)　　variable tmp:std_logic_vector(7 downto 0);<

80、b>　　begin　　tmp:=d1&d2&d3&d4&d5&d6&d7&d8;　　case tmp is　　when "0111"=>q<="0001";

81、　　when "1011"=>q<="0010";　　when "0011"=>q<="0011";　　when "1101"=>q<="0100";<

82、p>　　when "0101"=>q<="0101";　　when "1001"=>q<="0110";　　when "0001"=>q<="0111";

83、;　　when "1110"=>q<="1000";　　when others=>q<="1111";　　end case;　　end process;

84、;　　end Behavioral;　　器件描述：　　該器件主要實(shí)現(xiàn)d1~d8輸入的轉(zhuǎn)換功能，也就是將最原始的搶答輸入進(jìn)行轉(zhuǎn)換，通過該器件，將原始搶答時(shí)刻s1~s8狀態(tài)輸出至發(fā)光二極管，也就最終實(shí)現(xiàn)誰先搶答，對(duì)應(yīng)的發(fā)光二極管點(diǎn)亮。　　(4). Count 元件</p&g

85、t;　　器件生成所使用的VHDL語言：　　library IEEE;　　use IEEE.STD_LOGIC_1164.ALL;　　use IEEE.STD_LOGIC_ARITH.ALL;　　use IEEE.STD_LOGIC_UNSIGNED.

86、ALL;　　entity count is　　Port(clk : in std_logic;　　en : in std_logic;　　h : out std_logic_vector(7 downto 0);　　l : out

87、 std_logic_vector(7 downto 0);　　sound : out std_logic);　　end count;　　architecture Behavioral of count is　　begin</p

88、>　　process(clk,en)　　variable hh,ll:std_logic_vector(7 downto 0);　　begin　　if clk'event and clk='1' then

89、;　　if en='1' then　　if ll=0 and hh=0 then　　sound<='1';　　elsif ll=0 then　　ll:="1001";

90、　　hh:=hh-1;　　else　　ll:=ll-1;　　end if;　　el

91、se　　sound<='0';　　hh:="1001";　　ll:="1001";　　end if;<b

92、>　　end if;　　h<=hh;　　l<=ll;　　end process;　　end Behavioral;&

93、lt;b>　　器件描述：　　該器件主要是一個(gè)計(jì)時(shí)器件，計(jì)時(shí)可以由主持人自己設(shè)定， h為高位，l為地位，由alm輸入到使能端使能，開始計(jì)時(shí)，當(dāng)外部來一個(gè)時(shí)鐘脈沖，自減一，當(dāng)?shù)褂?jì)時(shí)結(jié)束時(shí)，sound=‘1’，使得報(bào)警器響。　　第4章軟件仿真　　4.1 仿真電路

94、圖　　4.2 仿真過程　　編譯無誤之后，將以上原理圖生成VHDL語言，繼而生成VHDTEST文件，將激勵(lì)信號(hào)輸入VHDTEST文件，進(jìn)行仿真。　　激勵(lì)信號(hào)：　　s0 <=

95、 '0';　　s1 <= '1';　　s2 <= '1';　　s3 <= '1';　　s4 <= '1';　　wait for

96、 5ns;　　s0 <= '1';　　wait for 2ns;　　s1 <= '0';　　wait for 2ns;　　s2 <= '0';

97、　　wait for 2ns;　　s3 <= '0';　　wait for 2ns;　　s4 <= '0';　　wait for 5ns;　　s0 <=

98、9;0';　　s1 <= '1';　　s2 <= '1';　　s3 <= '1';　　s4 <= '1';　　wait for 5ns

99、;　　s0 <= '1';　　wait for 2ns;　　s2 <= '0';　　wait for 2ns;　　s1 <= '0';<

100、;p>　　wait for 2ns;　　s3 <= '0';　　wait for 2ns;　　s4 <= '0';　　wait for 5ns;　　s0 <= '0&

101、#39;;　　s1 <= '1';　　s2 <= '1';　　s3 <= '1';　　s4 <= '1';　　wait for 5ns;<

102、;/p>　　s0 <= '1';　　wait for 2ns;　　s3 <= '0';　　wait for 2ns;　　s1 <= '0';<p&g

103、t;　　wait for 2ns;　　s2 <= '0';　　wait for 2ns;　　s4 <= '0';　　wait for 5ns;　　s0 <= '0'

104、;　　s1 <= '1';　　s2 <= '1';　　s3 <= '1';　　s4 <= '1';　　wait for 5ns;</p&

105、gt;　　s0 <= '1';　　wait for 2ns;　　s4 <= '0';　　wait for 2ns;　　s1 <= '0';

106、wait for 2ns;　　s2 <= '0';　　wait for 2ns;　　s3 <= '0';　　wait for 5ns;　　4.3 仿真結(jié)果</b&

107、gt;　　仿真波形如下：　　經(jīng)觀察檢測(cè)，仿真結(jié)果符合預(yù)定要求。　　第5章安裝調(diào)試　　5.1 安裝調(diào)試過程　　根據(jù)要求，下載原理圖設(shè)計(jì)如下</p&g

108、t;　　經(jīng)計(jì)算，選用兩個(gè)256分頻，一個(gè)16分頻，即1M分頻，獲得所需脈沖；將count的sound引腳接蜂鳴器，實(shí)現(xiàn)報(bào)警；將Ch41a及Count的輸出通過J4B _4S接到8個(gè)LED上，其中，前4個(gè)用來顯示搶到題的選手序號(hào)，后4個(gè)用來顯示時(shí)間，實(shí)現(xiàn)答題倒計(jì)時(shí)。　　5.2 故障分析　　下載過程

109、中有以下問題　?。?）原理圖生成VHDL語言時(shí)，出現(xiàn)錯(cuò)誤，經(jīng)檢查，原因主要有：部分輸出管腳為空；端口未定義屬性。　　（2）蜂鳴器聲音刺耳　　經(jīng)查找資料，這是頻率選擇不合適的問題，　　（3）未答題前，指示燈全亮　　程序編寫問題，由于

110、疏忽，未輸入信號(hào)前，ch41a的q[3..0]引腳輸出，初始狀態(tài)設(shè)為了“1111”，應(yīng)設(shè)為“0000”，這樣，未答題前，前4個(gè)LED就全滅了，符合要求。　　第6章心得體會(huì)　　這次實(shí)驗(yàn)總共經(jīng)歷了兩周的時(shí)間，從功能需求分析到功能時(shí)序邏輯分析，從程序的設(shè)計(jì)到程序的調(diào)試，從系統(tǒng)的仿真到系統(tǒng)的調(diào)試、下載，最后終于完成了這次

111、具有實(shí)際使用價(jià)值的實(shí)驗(yàn)。　　在設(shè)計(jì)中我運(yùn)用自己平時(shí)學(xué)到的一些知識(shí)，以及自己在課下所查找的進(jìn)行設(shè)計(jì)，剛開始遇到很多困難，包括對(duì)VHDL語言的不熟悉，后來一起和同學(xué)研究，而一些課程設(shè)計(jì)中的故障，也請(qǐng)同學(xué)幫忙參考一下，最終找到了解決問題的答案。我感覺自己在設(shè)計(jì)方面提高很大，特別在設(shè)計(jì)定時(shí)電路時(shí)由于它的功能有限，但是電路又感覺太龐大了，我就試著能不能用更簡(jiǎn)便的方法去解決這個(gè)問題，對(duì)電路的原理反復(fù)的研究，

112、最終找到了方法，也進(jìn)一步對(duì)電路得到了深刻的認(rèn)識(shí)和了解，同時(shí)對(duì)以前所學(xué)的知識(shí)有了更深刻的認(rèn)識(shí)，并進(jìn)一步的得到了鞏固和提高，充分的做到了理論聯(lián)系實(shí)際，也使我認(rèn)識(shí)到理論與實(shí)際的差別，通過該課程設(shè)計(jì)，不但對(duì)搶答器有了較為全面的認(rèn)識(shí)，而且相關(guān)的知識(shí)也有了足夠的掌握，我感覺最重要的還是設(shè)計(jì)思維的形成。更發(fā)現(xiàn)自己在平時(shí)學(xué)習(xí)中的缺陷。對(duì)以后的學(xué)習(xí)也有很大的幫助。　　兩周的課程設(shè)計(jì)，我所收獲的不僅是學(xué)習(xí)知識(shí)方面，

113、更多的是生活方面。我了解到，在我們生活中，應(yīng)該學(xué)會(huì)與別人共同分享，分享知識(shí)，分享問題，這樣更有助于我們的交流，有利于我們共同進(jìn)步，有利于我們對(duì)學(xué)習(xí)養(yǎng)成良好的興趣。　　最后，我要感謝那些帶我們課程設(shè)計(jì)的老師們。由于我們之前沒有接觸過VHDL語言，這就給你們帶來了很大的麻煩，感謝你們對(duì)我們的耐心，感謝你們對(duì)我們的鼓勵(lì)，讓我們有信心繼續(xù)下去，成功走到最后。&l

眾賞文庫(kù)> 全部分類> 畢業(yè)設(shè)計(jì)

溫馨提示

1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
5. 眾賞文庫(kù)僅提供信息存儲(chǔ)空間，僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請(qǐng)與我們聯(lián)系，我們立即糾正。
7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

數(shù)字式搶答器課程設(shè)計(jì)報(bào)告

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

數(shù)字式搶答器課程設(shè)計(jì)報(bào)告

文檔簡(jiǎn)介

溫馨提示

最新文檔

評(píng)論

免費(fèi)下載