電子課程設(shè)計(jì)報(bào)告--自動(dòng)售貨機(jī)

1、<p><b>　　電子技術(shù)基礎(chǔ)</b></p><p><b>　　課 程 設(shè) 計(jì)</b></p><p>　　題目名稱： 自動(dòng)售貨機(jī)</p><p>　　姓 名： </p><p>　　學(xué) 號(hào)： </p><p&g

2、t;　　組員姓名： </p><p>　　班 級(jí)： </p><p>　　指導(dǎo)教師： </p><p><b>　　評(píng)語(yǔ)：</b></p><p><b>　　成績(jī)：</b></p><p&

3、gt;<b>　　教師簽名：</b></p><p><b>　　摘要</b></p><p>　　自動(dòng)售貨機(jī)是商業(yè)自動(dòng)化的常用設(shè)備，它不受時(shí)間、地點(diǎn)的限制，能節(jié)省人力、方便交易。</p><p>　　1925年美國(guó)研制出售香煙的自動(dòng)售貨機(jī)，此后又出現(xiàn)了出售郵票、車票的各種現(xiàn)代自動(dòng)售貨機(jī)。一般的自動(dòng)售貨機(jī)由錢幣裝置、指示裝

4、置、貯藏售貨裝置等組成。錢幣裝置是售貨機(jī)的核心，其主要功能是確認(rèn)投入錢幣的真?zhèn)?，分選錢幣的種類，計(jì)算金額。如果投入的金額達(dá)到購(gòu)買物品的數(shù)值即發(fā)出售貨信號(hào)，并找出余錢。指示裝置用以指示顧客所選商品的品種。貯藏售貨裝置保存商品，接收出售指示信號(hào)，把顧客選擇的商品送至付貨口。一般售貨機(jī)的錢幣裝置由投幣口、選別裝置、確認(rèn)錢幣真?zhèn)蔚臋z查裝置、計(jì)算金額的計(jì)算裝置和找錢裝置組成。</p><p>　　而本次課程設(shè)計(jì)的內(nèi)容就是在

5、學(xué)習(xí)相關(guān)Verilog代碼之后，再結(jié)合本學(xué)期學(xué)習(xí)的數(shù)字電子技術(shù)及其實(shí)驗(yàn)的相關(guān)知識(shí)，通過(guò)畫出狀態(tài)圖等方式，清楚其邏輯關(guān)系和運(yùn)算過(guò)程，編寫一個(gè)簡(jiǎn)單的自動(dòng)售貨機(jī)程序，實(shí)現(xiàn)投入不同的硬幣數(shù)量和面值，可以得到相應(yīng)的實(shí)際結(jié)果，包括出貨、找零等功能。并且利用ModelSim軟件來(lái)實(shí)現(xiàn)程序的測(cè)試，以及結(jié)果的輸出和檢驗(yàn)。</p><p>　　關(guān)鍵字： 自動(dòng)售貨機(jī) Verilog ModelSim軟件 狀態(tài)圖<

6、/p><p><b>　　目錄</b></p><p><b>　　1 設(shè)計(jì)目的1</b></p><p><b>　　2 設(shè)計(jì)題目1</b></p><p><b>　　3 設(shè)計(jì)要求1</b></p><p><b>

7、　　4 設(shè)計(jì)內(nèi)容2</b></p><p>　　4.1 有限狀態(tài)機(jī)的描述2</p><p>　　4.2 狀態(tài)變化圖2</p><p>　　4.3 定義時(shí)鐘信號(hào)3</p><p>　　4.4 定義輸入和輸出端口3</p><p>　　4.5 Verilog代碼編寫4</p><

8、p>　　4.5.1 主程序：用Verilog語(yǔ)言的case語(yǔ)句4</p><p>　　4.5.2 測(cè)試程序6</p><p>　　4.6 有限狀態(tài)機(jī)圖8</p><p>　　5 設(shè)計(jì)內(nèi)容仿真實(shí)驗(yàn)結(jié)果9</p><p>　　5.1 運(yùn)行過(guò)程9</p><p>　　5.2 波形分析10</p>

9、<p><b>　　6 參考文獻(xiàn)12</b></p><p>　　電子課程設(shè)計(jì)總結(jié)與體會(huì)13</p><p><b>　　1 設(shè)計(jì)目的</b></p><p>　　掌握有限狀態(tài)機(jī)的概念和描述方法； </p><p>　　掌握時(shí)序電路系統(tǒng)的設(shè)計(jì)方法；</p><p

10、>　　學(xué)些和掌握Verilog描述數(shù)字系統(tǒng)的方法；</p><p>　　學(xué)習(xí)和掌握ModelSim等軟件的使用方法；</p><p>　　學(xué)習(xí)和了解IC設(shè)計(jì)的基本流程。</p><p><b>　　2 設(shè)計(jì)題目</b></p><p>　　可投5角和一元兩種硬幣；</p><p>　　飲料單

11、價(jià)為2.5元；</p><p>　　系統(tǒng)能夠根據(jù)用戶輸入的硬幣，判斷錢幣是否足夠，當(dāng)所投硬幣達(dá)到或者超過(guò)購(gòu)買者所選面值時(shí)，則根據(jù)顧客的要求自動(dòng)售貨，并找回剩余的硬幣，然后回到初始狀態(tài)，當(dāng)所投硬幣面值不夠時(shí)，則給出提示，并通過(guò)一個(gè)復(fù)位鍵退回所投硬幣。然后回到初始狀態(tài)。</p><p><b>　　3 設(shè)計(jì)要求</b></p><p><b&

12、gt;　　描述有限狀態(tài)機(jī)； </b></p><p>　　定義輸入和輸出端口；（定義各種輸出狀態(tài)，顯示操作結(jié)果）</p><p><b>　　定義時(shí)鐘；</b></p><p>　　Verilog代碼編寫；</p><p>　　ModelSim綜合電路，輸出電路的網(wǎng)表；</p><p>

13、;　　編寫測(cè)試向量，繪制測(cè)試波形；</p><p><b>　　4 設(shè)計(jì)內(nèi)容</b></p><p>　　4.1 有限狀態(tài)機(jī)的描述</p><p>　　有限狀態(tài)機(jī)（finite-state machine, FSM）是表示有限個(gè)狀態(tài)以及在這些狀態(tài)之間的轉(zhuǎn)移和動(dòng)作等行為的數(shù)學(xué)模型。在數(shù)字電路系統(tǒng)中，有限狀態(tài)機(jī)是一種十分重要的時(shí)序邏輯電路模塊。它對(duì)

14、數(shù)字系統(tǒng)的設(shè)計(jì)具有十分重要的作用。有限狀態(tài)機(jī)是指輸出取決于過(guò)去輸入部分和當(dāng)前輸入部分的時(shí)序邏輯電路。一般來(lái)說(shuō)，除了輸入部分和輸出部分外，有限狀態(tài)機(jī)還含有一組具有“記憶”功能的寄存器，這些寄存器的功能是記憶有限狀態(tài)機(jī)的內(nèi)部狀態(tài)，它們常被稱為狀態(tài)寄存器。在有限狀態(tài)機(jī)中，狀態(tài)寄存器的的下一個(gè)狀態(tài)不僅與輸入信號(hào)有關(guān)，而且還與該寄存器的當(dāng)前狀態(tài)有關(guān)，因此有限狀態(tài)機(jī)又可以認(rèn)為是組合邏輯和寄存器邏輯的一種組合。其中，寄存器邏輯的功能是存儲(chǔ)有限狀態(tài)機(jī)的

15、內(nèi)部狀態(tài)；而組合邏輯又可以分為次態(tài)邏輯和輸出邏輯兩部分，次態(tài)邏輯的功能是確定有限狀態(tài)機(jī)的下一個(gè)狀態(tài)，輸出邏輯的功能是確定有限狀態(tài)機(jī)的輸出。</p><p><b>　　4.2 狀態(tài)變化圖</b></p><p>　　線段表示money_in=2'b01表示每次投幣5角（S1—S2，S2—S3，S3—S4，S4—S5）</p><p>　

16、　線段表示money_in=2'b10表示每次投幣1元（S1—S3，S2—S4，S3—S5，S4—S6）</p><p>　　線段表示退幣，回到初始S0狀態(tài)</p><p>　　上圖中有七種狀態(tài)，分別為：</p><p><b>　　S0：初始狀態(tài)</b></p><p>　　S1：投幣0.5元 </p&g

17、t;<p><b>　　S2：共投幣1元</b></p><p>　　S3：共投幣1.5元 </p><p>　　S4：共投幣2元 </p><p>　　S5：共投幣2.5元 </p><p>　　S6：共投幣0.5元</p><p>　　4.3 定義時(shí)鐘信號(hào)</p>

18、<p>　　時(shí)鐘信號(hào)為周期為20ns，占空比為50%的矩形波信號(hào)。</p><p>　　4.4 定義輸入和輸出端口</p><p>　　4.5 Verilog代碼編寫</p><p>　　4.5.1 主程序：用Verilog語(yǔ)言的case語(yǔ)句 </p><p><b>　　/*</b></p>

19、<p><b>　　時(shí)鐘信號(hào)clk</b></p><p><b>　　復(fù)位信號(hào)rst</b></p><p>　　投幣 money_in</p><p>　　售飲料信號(hào) drink_out</p><p>　　找零與退幣標(biāo)志信號(hào) charge</p><p>　

20、　找零與退幣的幣值 money_out</p><p><b>　　*/</b></p><p>　　//定義模塊，對(duì)所有的輸入輸出變量進(jìn)行定義</p><p>　　module softdrinkFSM(clk,rst,check,money_in,charge,drink_out,money_out);</p><p&g

21、t;　　input [1:0] money_in;</p><p>　　input clk,rst;</p><p>　　input check;</p><p>　　output charge,drink_out;</p><p>　　output [2:0] money_out;</p><p>　

22、　reg charge, drink_out;</p><p>　　reg [2:0] money_out;</p><p>　　reg [2:0] currentstate, nextstate;</p><p>　　//設(shè)置最簡(jiǎn)狀態(tài)，對(duì)S0~S7進(jìn)行賦值</p><p>　　parameter S0=3'b000;

23、parameter S1=3'b001; parameter S2=3'b010; parameter S3=3'b011; parameter S4=3'b100; parameter S5=3'b101;parameter S6=3'b110;</p><p>　　//狀態(tài)轉(zhuǎn)移描述，對(duì)于現(xiàn)態(tài)（currentstate）和次態(tài)（nexts

24、tate）之間的關(guān)系進(jìn)行一個(gè)詳細(xì)的說(shuō)明，使他們之間的轉(zhuǎn)換得以實(shí)現(xiàn)</p><p>　　always @(posedge clk or negedge rst)</p><p>　　if (!rst) </p><p>　　currentstate <= 3'b000; </p><

25、;p>　　else </p><p>　　currentstate <= nextstate;</p><p>　　always @ (currentstate or rst or check or money_in )</p><p>　　if(!rst) </p><p>　　nextstate=

26、3'b000; //定義狀態(tài)0</p><p>　　else case (currentstate)</p><p>　　S0: if(money_in==2'b01) nextstate=3'b001; //投幣0.5轉(zhuǎn)到狀態(tài)1</p><p>　　else if(mo

27、ney_in==2'b10) nextstate=3'b010; //投幣1是轉(zhuǎn)到狀態(tài)2</p><p>　　S1: if(check) nextstate=3'b000; //定義系統(tǒng)狀態(tài)1</p><p>　　else if(money_in==2'b01) nextstate=3'b010;

28、 //投幣0.5轉(zhuǎn)到狀態(tài)2</p><p>　　else if(money_in==2'b10) nextstate=3'b011; //投幣1轉(zhuǎn)到狀態(tài)3</p><p>　　S2: if(check) nextstate=S0; //定義系統(tǒng)狀態(tài)2</p><p>　　else

29、 if(money_in==2'b01) nextstate= 3'b011; //投幣0.5轉(zhuǎn)到狀態(tài)3</p><p>　　else if(money_in==2'b10) nextstate=3'b100; //投幣1轉(zhuǎn)到狀態(tài)4</p><p>　　S3: if(check) nextstate=S0;

30、 //定義系統(tǒng)狀態(tài)3</p><p>　　else if(money_in==2'b01) nextstate=3'b100; //投幣0.5轉(zhuǎn)到狀態(tài)4</p><p>　　else if(money_in==2'b10) nextstate=3'b101; //投幣1轉(zhuǎn)到狀態(tài)5</p><

31、p>　　S4: if(check) nextstate=S0; //定義系統(tǒng)狀態(tài)4</p><p>　　else if(money_in==2'b01) nextstate=3'b101; //投幣0.5轉(zhuǎn)到狀態(tài)5</p><p>　　else if(money_in==2'b10)

32、nextstate=3'b110; //投幣1轉(zhuǎn)到狀態(tài)6</p><p>　　S5: nextstate=3'b000; //下一個(gè)狀態(tài)是狀態(tài)1</p><p>　　S6: nextstate=3'b000; //下一個(gè)狀態(tài)

33、是狀態(tài)1</p><p>　　default: nextstate=3'b000; </p><p><b>　　endcase</b></p><p><b>　　//輸出設(shè)置</b></p><p>　　always @ (currentstate)</p><p

34、>　　if ((currentstate == S5 )||(currentstate == S6)) </p><p>　　drink_out = 1'b1; //狀態(tài)5狀態(tài)6時(shí)可輸出飲料</p><p>　　else drink_out = 1'b0; //其他狀

35、態(tài)時(shí)不輸出飲料</p><p>　　always @ (currentstate or check)</p><p>　　if(currentstate ==3'b000) charge= 1'b0; </p><p>　　else if(currentstate == 3'b110||check) </p><p&g

36、t;　　charge= 1'b1;</p><p>　　else charge= 1'b0; </p><p>　　always @ (currentstate or check)</p><p>　　if(currentstate = =3'b000) </p><p>　　money_out=

37、 3'b000;</p><p>　　else if(currentstate == 3'b110) </p><p>　　money_out= 3'b001;</p><p>　　else if(check) </p><p><b>　　begin</b></p><

38、p>　　case (currentstate)</p><p>　　S1: money_out= 3'b001; //狀態(tài)1退幣0.5</p><p>　　S2: money_out= 3'b010; //狀態(tài)2退幣1</p><p>　　S3: money_out=

39、3'b011; //狀態(tài)3退幣1.5</p><p>　　S4: money_out= 3'b100; //狀態(tài)4退幣2</p><p>　　default: money_out= 3'b000;</p><p><b>　　endcase</b>

40、;</p><p><b>　　end </b></p><p>　　else money_out= 3'b000; </p><p><b>　　endmodule</b></p><p>　　4.5.2 測(cè)試程序</p><p>　　module softd

41、rink_testbench;</p><p>　　reg rst, clk; </p><p>　　reg check;</p><p>　　reg [1:0] money_in; </p><p>　　wire charge; </p><p>　　wire drink_out; </p>&

42、lt;p>　　wire [2:0] money_out;</p><p>　　softdrinkFSM m1(clk,rst,check,money_in,charge,drink_out,money_out);</p><p>　　always #25 clk=~clk;</p><p><b>　　initial</b></p

43、><p><b>　　begin</b></p><p><b>　　clk=1;</b></p><p><b>　　rst=0;</b></p><p><b>　　check=0;</b></p><p>　　money_in=2

44、'b00;</p><p>　　#25 rst=1;</p><p>　　#25 rst=0;</p><p>　　//投3個(gè)1元，共3元</p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b10;</p><p>　　#50

45、 money_in=2'b10;</p><p>　　#50 money_in=2'b10;</p><p>　　#50 money_in<=2'b00;</p><p>　　#50 rst<=0;</p><p><b>　　check<=0;</b></

46、p><p>　　//投1個(gè)5角和2個(gè)1元，共2.5元</p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 money_in=2'b10;</p><p>　　#50 money_in=2'b10;

47、</p><p>　　#50 money_in<=2'b00;</p><p>　　#50 rst<=0;</p><p><b>　　check<=0;</b></p><p>　　//投1個(gè)1元和2個(gè)5角，共2元</p><p>　　#50 rst=1;

48、</p><p>　　#50 money_in=2'b10;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 check<=1'b1;</p><p>　　money_in<

49、;=2'b00;</p><p>　　#50 rst<=0;</p><p><b>　　check<=0;</b></p><p>　　//投3個(gè)5角，共1.5元</p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b

50、01;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 check=1'b1;</p><p>　　money_in<=2'b00;</p><p>　　#50 rst<

51、;=0;</p><p><b>　　check<=0;</b></p><p>　　//投1個(gè)1元和1個(gè)5角，共1.5元</p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b10;</p><p>　　#50 money_in=2

52、9;b01;</p><p>　　#50 check=1'b1;</p><p>　　money_in<=2'b00;</p><p>　　#50 rst<=0;</p><p><b>　　check<=0;</b></p><p>　　//投2個(gè)5角，

53、共1元</p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 check=1'b1;</p><p>　　money_in<=2'b00;&

54、lt;/p><p>　　#50 rst<=0;</p><p><b>　　check<=0;</b></p><p><b>　　//投1個(gè)1元</b></p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b1

55、0;</p><p>　　#50 check<=1'b1;</p><p>　　money_in<=2'b00;</p><p>　　#100 check=0;</p><p><b>　　rst=0;</b></p><p><b>　　check=0;&

56、lt;/b></p><p><b>　　//投1個(gè)5角</b></p><p>　　#50 rst=1;</p><p>　　#50 money_in=2'b01;</p><p>　　#50 check<=1'b1; </p><p>　　money_in<

57、;=2'b00;</p><p>　　#50 rst=0;</p><p><b>　　check=0;</b></p><p>　　#50 $stop;</p><p><b>　　end </b></p><p><b>　　endmodule&

58、lt;/b></p><p>　　4.6 有限狀態(tài)機(jī)圖</p><p>　　在modelsim軟件中進(jìn)行編譯仿真，在仿真界面中點(diǎn)擊view 中FSM lists，就可以得到由modelsim編譯代碼生成的有限狀態(tài)機(jī)圖：</p><p>　　5 設(shè)計(jì)內(nèi)容仿真實(shí)驗(yàn)結(jié)果</p><p><b>　　5.1 運(yùn)行過(guò)程</b>

59、;</p><p>　　如下圖：從第一行到第7行依次為：rst，時(shí)鐘clk，投幣檢測(cè)按鍵check，投幣額money_in,找零顯示信號(hào)charge，售貨信號(hào)drink_out,找零額money_out。圖中應(yīng)高低電平現(xiàn)實(shí)除了對(duì)于各個(gè)狀態(tài)的描述和定義。</p><p><b>　　5.2 波形分析</b></p><p>　　從第一行到第7行依

60、次為：rst，時(shí)鐘clk，投幣檢測(cè)按鍵check，投幣額money_in,找零顯示信號(hào)charge，售貨信號(hào)drink_out,找零額money_out。圖中應(yīng)高低電平現(xiàn)實(shí)除了對(duì)于各個(gè)狀態(tài)的描述和定義。</p><p>　?。?）投入3元時(shí)的情況</p><p><b>　　RST </b></p><p><b>　　時(shí)鐘

61、</b></p><p><b>　　檢測(cè)鍵 </b></p><p><b>　　投幣3元</b></p><p><b>　　找零 </b></p><p><b>　　售貨</b></p><p><b

62、>　　找零0.5元</b></p><p>　?。?）投入2.5元時(shí)的情況</p><p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b></p><p><b>　　檢測(cè)鍵 </b></p><p>

63、;<b>　　投幣2.5元</b></p><p><b>　　不找零 </b></p><p><b>　　售貨</b></p><p><b>　　不找零</b></p><p>　?。?）投入2元：1個(gè)1元和2個(gè)5角</p><

64、;p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b></p><p><b>　　檢測(cè)鍵 </b></p><p><b>　　投幣2元</b></p><p><b>　　退錢 </b>

65、</p><p><b>　　不售貨</b></p><p><b>　　退錢2元</b></p><p>　?。?） 投入１.５元：3個(gè)5角</p><p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b

66、></p><p><b>　　檢測(cè)鍵 </b></p><p><b>　　投幣1.5元</b></p><p><b>　　退錢 </b></p><p><b>　　不售貨</b></p><p><b>

67、;　　退錢1.5元</b></p><p>　　（5） 投1個(gè)1元和1個(gè)5角，共1.5元</p><p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b></p><p><b>　　檢測(cè)鍵 </b></p><

68、p><b>　　投幣1.5元</b></p><p><b>　　退錢 </b></p><p><b>　　不售貨</b></p><p><b>　　退錢1.5元</b></p><p>　?。?） 投2個(gè)5角，共1元</p>

69、<p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b></p><p><b>　　檢測(cè)鍵 </b></p><p><b>　　投幣1元</b></p><p><b>　　退錢 </b&

70、gt;</p><p><b>　　不售貨</b></p><p><b>　　退錢1元</b></p><p>　?。?） 投1個(gè)1元 </p><p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b&

71、gt;</p><p><b>　　檢測(cè)鍵 </b></p><p><b>　　投幣1元</b></p><p><b>　　退錢 </b></p><p><b>　　不售貨</b></p><p><b>　　

72、退錢1元</b></p><p><b>　?。?） 投1個(gè)5角</b></p><p><b>　　RST </b></p><p><b>　　時(shí)鐘 </b></p><p><b>　　檢測(cè)鍵 </b></p>&

73、lt;p><b>　　投幣0.5元</b></p><p><b>　　退錢 </b></p><p><b>　　不售貨</b></p><p><b>　　退錢0.5元</b></p><p><b>　　6 參考文獻(xiàn)</b&

74、gt;</p><p>　　[1]EDA技術(shù)與Verilog設(shè)計(jì) 王金明，冷自強(qiáng) 編著</p><p>　　[2]EDA技術(shù)及應(yīng)用——Verilog HDL版 譚會(huì)生，張昌凡 編著</p><p>　　[3]Verilog——HDL實(shí)踐與應(yīng)用系統(tǒng)設(shè)計(jì) 常曉明 編著</p><p>　　

75、[4]數(shù)字電子技術(shù)基礎(chǔ) 唐治德 編著</p><p>　　電子課程設(shè)計(jì)總結(jié)與體會(huì)</p><p>　　我們的這一次的電子課程設(shè)計(jì)選擇了自動(dòng)售貨機(jī)的題目，選擇這個(gè)題目的主要原因是希望，對(duì)于這學(xué)期以及之前學(xué)習(xí)的數(shù)子電子技術(shù)和模擬電子技術(shù)及其實(shí)驗(yàn)的相關(guān)內(nèi)容，能夠有一個(gè)更加深入的理解和更加實(shí)際的應(yīng)用。雖然我們選題的時(shí)候并不知道其設(shè)計(jì)的內(nèi)容與方

76、向，但是能夠感覺(jué)到它和現(xiàn)實(shí)生活的緊密聯(lián)系。當(dāng)然在一番學(xué)習(xí)之后也確實(shí)符合我們的期望。</p><p>　　而這次有關(guān)自動(dòng)售貨機(jī)的設(shè)計(jì)的主要內(nèi)容，就是學(xué)習(xí)Verilog語(yǔ)言編寫程序以及ModelSim軟件的使用。我想剛開(kāi)始接觸一種語(yǔ)言的時(shí)候任何人都是茫然的，不管這種語(yǔ)言是用來(lái)交流的還是編寫程序完成功能的，雖然兩者的本質(zhì)其實(shí)都是相通的。初次接觸Verilog的我們也是如此的。</p><p>　

77、　我個(gè)人感覺(jué)學(xué)習(xí)一種語(yǔ)言最好也是最有效的方式就是結(jié)合相關(guān)的具體的程序，將它和其他語(yǔ)言進(jìn)行比較和聯(lián)系，通過(guò)了解他們的共同點(diǎn)和不同點(diǎn)來(lái)學(xué)習(xí)。自然而然的我們就想到了最熟悉的計(jì)算機(jī)語(yǔ)言就是C語(yǔ)言。</p><p>　　在參考了一些相關(guān)的書籍和網(wǎng)上的一些教程之后，可以發(fā)現(xiàn)Verilog與C語(yǔ)言的共同之處還是比較明顯的，他們?cè)诰帉懭魏未a之前的第一步，一定都是對(duì)于各個(gè)量的定義。然而兩者的差異性也就從定義的描述就開(kāi)始了。在C語(yǔ)

78、言中，我們所要定義的首先是具體的變量名和參數(shù)名，必要的時(shí)候也需要定于相關(guān)函數(shù)與指針名等，但總的來(lái)說(shuō)還是以具體量為主。而在Verilog之中，我們首先的定義是包括其名稱在內(nèi)的邏輯關(guān)系，比如說(shuō)輸入和輸出的代表量，以及具體的數(shù)值量的定義。</p><p>　　關(guān)于其主體程序的編寫，基本上與其他計(jì)算語(yǔ)言的邏輯表達(dá)還是較為一致的，包括有if-else語(yǔ)句，包括像是與或非等邏輯關(guān)系的表示，所以在理解上還不是特別困難。不過(guò)也由

79、于我現(xiàn)在是初步接觸所以并不熟悉Verilog中的更多更加方便的函數(shù)表達(dá)形式，所以程序的選擇也就更加的簡(jiǎn)單直白化。</p><p>　　再者關(guān)于Modelsim這個(gè)軟件，從下載安裝開(kāi)始過(guò)程就十分繁瑣，所幸最后是成功了，我安裝的是Modelsim SE-64 10.1c版本。借助相關(guān)的指導(dǎo)書的幫助下，我將簡(jiǎn)單的測(cè)試程序輸入軟件后，進(jìn)行了運(yùn)行，并得到了相關(guān)的測(cè)試結(jié)果，就目前來(lái)說(shuō)，我覺(jué)得測(cè)試結(jié)果是可靠的，與我的邏輯推導(dǎo)是

80、相符合的。</p><p>　　首先從軟件本身來(lái)說(shuō)，畢竟也是有一個(gè)多G的程序，其界面的復(fù)雜程度也不是VC++可以比較的。雖然兩者對(duì)我來(lái)說(shuō)所利用的方面都還只是皮毛，但也是能夠明顯感覺(jué)到不同的。再者從兩者輸出的結(jié)果，VC++作為C語(yǔ)言的編譯載體，他的輸出顯然就是一個(gè)單純的計(jì)算或者說(shuō)叫做運(yùn)算程式。而Modelsim作為Verilog語(yǔ)言的仿真軟件，其輸出結(jié)果是簡(jiǎn)單明了的波形圖，并且是按照時(shí)序產(chǎn)生的，可以自己自主手動(dòng)控制