計算機(jī)組成原理課程設(shè)計---設(shè)計求負(fù)數(shù)平方和的cisc模型計算機(jī)

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文檔簡介

1、　　計算機(jī)組成原理課程設(shè)計說明書　　題目：設(shè)計求負(fù)數(shù)平方和的CISC模型計算機(jī) 　　院（系）：計算機(jī)科學(xué)與工程學(xué)院 　　專業(yè)：計算機(jī)科學(xué)與技術(shù) 　　學(xué)生姓名：

2、 　　學(xué) 號： 　　指導(dǎo)教師： 　　1、課程設(shè)計的題目和內(nèi)容：設(shè)計一臺嵌入式CISC模型計算機(jī)（采用定長CPU周期、聯(lián)合控制方式），并運(yùn)行能完成一定功能的機(jī)器語言程序進(jìn)行驗證。　　要求

3、連續(xù)輸入5個有符號整數(shù)（用8位二進(jìn)制補(bǔ)碼表示，十六進(jìn)制數(shù)輸入）求所有負(fù)數(shù)的平方和并輸出顯示。　　說明：①5個有符號數(shù)從外部輸入；　?、谝欢ㄒ褂梅栁唬ū热缯fSF），并且要使用負(fù)的時候轉(zhuǎn)移（比如說JS）或不為負(fù)的時候轉(zhuǎn)移（比如說JNS）指令。　　課程設(shè)計完成的內(nèi)容&l

4、t;/p>　　1.完成系統(tǒng)的總體設(shè)計，畫出模型機(jī)數(shù)據(jù)通路框圖；　　2.設(shè)計微程序控制器（CISC模型計算機(jī)）的邏輯結(jié)構(gòu)框圖； 　　3.設(shè)計機(jī)器指令格式和指令系統(tǒng)； 　　4.設(shè)計時序產(chǎn)生器電路； 　　5.設(shè)計所有機(jī)器指令的微程序流程圖； <

5、/p>　　6.設(shè)計操作控制器單元；　　在CISC模型計算機(jī)中，設(shè)計的內(nèi)容包括微指令格式（建議采用全水平型微指令）、微指令代碼表（根據(jù)微程序流程圖和微指令格式來設(shè)計）和微程序控制器硬件電路（包括地址轉(zhuǎn)移邏輯電路、微地址寄存器、微命令寄存器和控制存儲器等。具體電路根據(jù)微程序控制器的邏輯結(jié)構(gòu)框圖、微指令格式和微指令代碼來設(shè)計）。

6、7.設(shè)計模型機(jī)的所有單元電路，并用VHDL語言（也可使用GDF文件----圖形描述文件）對模型機(jī)中的各個部件進(jìn)行編程，并使之成為一個統(tǒng)一的整體，即形成頂層電路或頂層文件； 　　8.由給出的題目和設(shè)計的指令系統(tǒng)編寫相應(yīng)的匯編語言源程序；　　9.根據(jù)設(shè)計的指令格式，將匯編語言源程序手工轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計到模型機(jī)中的ROM中去；

7、;　　10.使用EDA軟件進(jìn)行功能仿真，要保證其結(jié)果滿足題目的要求；（其中要利用EDA軟件提供的波形編輯器，選擇合適的輸入輸出信號及中間信號進(jìn)行調(diào)試。）　　系統(tǒng)的總體設(shè)計：　　整個系統(tǒng)數(shù)據(jù)通路如下所示：　　本模型機(jī)中的指令系統(tǒng)中共有9條基本指令，下表列出

8、了每條指令的格式、匯編符號和指令功能。　　模型機(jī)的指令系統(tǒng)和所有指令的指令格式　　1）I/O指令　　輸入指令（IN1）格式：　　輸入指令（OUT1）格式：　　2)轉(zhuǎn)移指令&l

9、t;/b>　　條件轉(zhuǎn)移指令（JB）和無條件跳轉(zhuǎn)指令（JMP）格式：　　3）比較指令和相加指令　　比較指令（CMP）和相加指令（ADD）的格式：　　4)MOV指令　　MO

10、V指令格式：　　5)乘法指令　　乘法指令MUL格式：　　6）自減指令　　自減1指令（DEC）格式：　　其中，對Rs和Rd的規(guī)定：<

11、;/p>　　模型機(jī)規(guī)定數(shù)據(jù)的表示采用定點(diǎn)整數(shù)補(bǔ)碼表示，單字長為8位，其格式如下：　　T1、T2、T3、T4與CLR、Q之間的關(guān)系圖　　現(xiàn)在,我們開始微程序控制器的設(shè)計,它包括以下幾部分工作:　　(1）根據(jù)指令格式和指令系統(tǒng)設(shè)計所有機(jī)器指令的微程序流程圖，并確定每條微指令的微地址和后繼微

12、地址；　?。?）設(shè)計微指令格式和微指令代碼表；　　（3）設(shè)計地址轉(zhuǎn)移邏輯電路；　　（4）設(shè)計微程序控制器中的其它邏輯單元電路，包括微地址寄存器、微命令寄存器和控制存儲器；　?。?）設(shè)計微程序控制器的頂層電路。　　首先做第一步,根據(jù)

13、指令格式和指令系統(tǒng)設(shè)計所有機(jī)器指令的微程序流程圖.對于我設(shè)計的模型機(jī)，對應(yīng)的指令流程圖如下所示：　　第二步,指令流程圖設(shè)計完成后,開始設(shè)計微指令格式和微指令代碼表,按照要求,CISC模型機(jī)系統(tǒng)使用的微指令采用全水平型微指令，字長為25位，其中微命令字段為17位，P字段為2位，后繼微地址為6位，其格式如下：　　24 23 22 21 20

14、 19 18 17 16 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0　　LOAD LDPC LDAR LDIR LDRi RD_B RS_B S1 S0 ALU_B LDAC LDDR WR CS SW_B LED_B LDFR P1 P2 后繼微地址　　按照這個格式,再

15、根據(jù)我設(shè)計的指令流程圖,可以得到:　　由微指令格式和微程序流程圖編寫的微指令代碼表如下所示，在微指令的代碼表中微命令字段從左邊到右代表的微命令信號依次為：LOAD、LDPC、LDAR、LDIR、LDRi、RD_B、RS_B、S1、S0、ALU_B、LDAC、LDDR、WR、CS、SW_B、LED_B、LDFR。　　第三步:設(shè)計好了微指令代碼表之后,我們可

16、以開始設(shè)計地址轉(zhuǎn)移邏輯電路　　地址轉(zhuǎn)移邏輯電路是根據(jù)微程序流程圖3-2中的棱形框部分及多個分支微地址，利用微地址寄存器的異步置“1”端，實現(xiàn)微地址的多路轉(zhuǎn)移。　　由于微地址寄存器中的觸發(fā)器異步置“1”端低電平有效，與µA4～µA0對應(yīng)的異步置“1”控制信號SE5～SE1的邏輯表達(dá)式為：（µA5的異步置“1”端SE6實際未使用

17、）　　SE5=(FC+FZ)·P(2)·T4　　SE4=I7·P(1)·T4　　SE3=I6·P(1)·T4　　SE2=I5·P(1)·T4　　SE1

18、=I4·P(1)·T4　　需要注意的是:地址轉(zhuǎn)移邏輯電路中異步置“1”信號SE5～SE1表達(dá)式的確定與P字段測試時轉(zhuǎn)移微地址的確定密切相關(guān).地址轉(zhuǎn)移邏輯電路的實現(xiàn)代碼如下:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;<

19、p>　　ENTITY ADDR IS 　　PORT(　　I7,I6,I5,I4:IN STD_LOGIC;　　FZ,FC,T4,P1,P2:IN STD_LOGIC;　　SE6,SE5,SE4,SE3,SE2,SE1:OUT S

20、TD_LOGIC　　);　　END ADDR;　　ARCHITECTURE A OF ADDR IS　　BEGIN&

21、lt;b>　　SE6<='1';　　SE5<=NOT ((NOT FC OR FZ ) AND P2 AND T4); 　　SE4<=NOT(I7 AND P1 AND T4);　　SE3<=NOT(I6 AND P1 AND T4);</p

22、>　　SE2<=NOT(I5 AND P1 AND T4);　　SE1<=NOT(I4 AND P1 AND T4);　　END A;　　編譯通過之后生成圖形符號，我們的地址轉(zhuǎn)移邏輯電路就完成了。

23、;　　接下來繼續(xù)生成微控制器里面的其他器件和電路：我們先看看微地址寄存器aa的設(shè)計，它的內(nèi)部電路圖如下所示：　　可以看得出，AA中帶有異步清“0”和異步置“1”功能的觸發(fā)器MMM，它的實現(xiàn)代碼如下：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&

24、lt;p>　　ENTITY MMM IS 　　PORT(　　SE:IN STD_LOGIC; 　　T2:IN STD_LOGIC; 　　D:IN STD_LOGIC;

25、;　　CLR:IN STD_LOGIC; 　　UA:OUT STD_LOGIC 　　);　　END MMM;　　ARCHITECTURE A OF MMM IS&

26、lt;p>　　BEGIN　　PROCESS(CLR,SE,T2)　　BEGIN　　IF(CLR='0') THEN 　　UA<='0'

27、;　　ELSIF(SE='0')THEN 　　UA<='1';　　ELSIF(T2'EVENT AND T2='1') THEN

28、UA<=D;　　END IF;　　END PROCESS;　　END A;　　編譯成功后生成MMM元器件，然后連接個個觸發(fā)器并添加輸入輸出端，完成后的圖形文件如下所示：&

29、lt;/p>　　生成了AA之后，在分別生成CONTROM MCOMMAND F1 F2 F3等5個器件即可生成一個完整的微程序控制器CROM，其內(nèi)部電路如下所示：　　接下來該做的是控制存儲器CONTROM，實現(xiàn)它的VHDL源程序如下所示：　　LIBRARY IEEE;　　USE

30、 IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CONTROM IS　　PORT(ADDR: IN STD_LOGIC_V

31、ECTOR(5 DOWNTO 0);　　UA:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);　　D:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)　　);　　END CONTROM;</p

32、>　　ARCHITECTURE A OF CONTROM IS　　SIGNAL DATAOUT: STD_LOGIC_VECTOR(24 DOWNTO 0);　　BEGIN 　　PROCESS(ADDR)&

33、lt;b>　　BEGIN　　CASE ADDR IS 　　WHEN "000000" => DATAOUT<="1110011001001111000000010";　　WHEN "000001" =>

34、DATAOUT<="1000010001101111000100100";　　WHEN "000010" => DATAOUT<="1001011001001011010000000";　　WHEN "000011" => DATAOUT<=&q

35、uot;1000111001001011000000000";　　WHEN "000100" => DATAOUT<="1000001001011111000000101";　　WHEN "000101" => DATAOUT<="1000011011

36、001111100000000";　　WHEN "000110" => DATAOUT<="1000001001011111000000111";　　WHEN "000111" => DATAOUT<="100011100000111100000000

37、0";　　WHEN "001000" => DATAOUT<="1000111001001101000000000";　　WHEN "001001" => DATAOUT<="1110011001001111000000011";</p

38、>　　WHEN "001010" => DATAOUT<="1000010001101111000000100";　　WHEN "001011" => DATAOUT<="1110011001001111001100000";

39、;　　WHEN "001100" => DATAOUT<="1000010001101111000000110";　　WHEN "001101" => DATAOUT<="1000001001101111000010010";　　WHEN "

40、001110" => DATAOUT<="1110011001001111000010011";　　WHEN "001111" => DATAOUT<="1000010001000110000000000";　　WHEN "010010" =

41、> DATAOUT<="1000111100001111000000000";　　WHEN "010011" => DATAOUT<="0100011001001011000000000";　　WHEN "100000" => DATAOUT&l

42、t;="0100011001001011000000000";　　WHEN "110000" => DATAOUT<="1000011001001111000000000";　　WHEN "100100" => DATAOUT<="10000

43、01001011111000100101";　　WHEN "100101" => DATAOUT<="1000111110001111000000000";　　WHEN OTHERS => DATAOUT<="1110011001001111000000010&quo

44、t;;　　END CASE;　　UA(5 DOWNTO 0)<=DATAOUT(5 DOWNTO 0);　　D(18 DOWNTO 0)<=DATAOUT(24 DOWNTO 6);　　END PROCESS;</p

45、>　　END A;　　程序中的25位控制信號就是按照上面確定的微指令代碼表確定的。編譯通過后生成了控制存儲器，接下來該生成微命令寄存器MCOMMAND，同樣也是通過VHDL來描述即可，它的實現(xiàn)代碼如下所示：　　LIBRARY IEEE;　　USE

46、IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY MCOMMAND IS　　PORT(&

47、lt;/p>　　T2,T3,T4,I3,I2,I1,I0:IN STD_LOGIC;　　O:IN STD_LOGIC_VECTOR(18 DOWNTO 0);　　P1,P2,LOAD,LDPC,LDAR,LDIR,LDR0,LDR1,LDR2,LDR3,R0_B,R1_B,R2_B,R3_B,S1,S0,ALU_B,LDAC,

48、LDDR,WR,CS,SW_B,LED_B,LDFR:OUT STD_LOGIC　　);　　END MCOMMAND;　　ARCHITECTURE A OF MCOMMAND IS　　SIGNAL DATAOUT:STD_LOGIC_

49、VECTOR(18 DOWNTO 0);　　BEGIN　　PROCESS(T2)　　BEGIN　　IF(T2'EVENT AND T2='1')THEN

50、　　DATAOUT(18 DOWNTO 0)<=O(18 DOWNTO 0);　　END IF;　　P2<=DATAOUT(0);　　P1<=DATAOUT(1);　　LDFR<=DATA

51、OUT(2) AND T4;　　LED_B<=DATAOUT(3);　　SW_B<=DATAOUT(4);　　CS<=DATAOUT(5);　　WR<=DATAOUT(6)OR(NOT T3);　　LDDR

52、<=DATAOUT(7) AND T4;　　LDAC<=DATAOUT(8) AND T4;　　ALU_B<=DATAOUT(9);　　S0<=DATAOUT(10);　　S1<=DATAOUT(11);<p&g

53、t;　　R3_B<=(DATAOUT(13)OR(NOT I1)OR (NOT I0))AND(DATAOUT(12)OR(NOT I3)OR (NOT I2));　　R2_B<=(DATAOUT(13)OR(NOT I1)OR I0)AND(DATAOUT(12)OR(NOT I3)OR I2);　　R1_B<=(DATAOUT(13

54、)OR(NOT I0)OR I1)AND(DATAOUT(12)OR(NOT I2)OR I3);　　R0_B<=(DATAOUT(13)OR I1 OR I0)AND(DATAOUT(12)OR I3 OR I2);　　LDR3<=T4 AND DATAOUT(14)AND I1 AND I0;

55、LDR2<=T4 AND DATAOUT(14)AND I1 AND (NOT I0); 　　LDR1<=T4 AND DATAOUT(14)AND (NOT I1) AND I0;　　LDR0<=T4 AND DATAOUT(14)AND (NOT I1) AND (NOT I0);　　LDI

56、R<=DATAOUT(15)AND T3;　　LDAR<=DATAOUT(16)AND T3;　　LDPC<=DATAOUT(17)AND T4;　　LOAD<=DATAOUT(18);　　END PROCESS;<p

57、>　　END A;　　編譯成功后創(chuàng)建圖形文件即可以生成微命令寄存器MCOMMAND，然后再分別生成微地址轉(zhuǎn)換器F1、F2、F3，三個器件代碼分別如下所示：　　F1：LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

58、　　ENTITY F1 IS 　　PORT(　　UA5,UA4,UA3,UA2,UA1,UA0: IN STD_LOGIC;　　D:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)

59、;　　);　　END F1;　　ARCHITECTURE A OF F1 IS　　BEGIN　　D(5)<=UA5;　　D(4)

60、<=UA4;　　D(3)<=UA3;　　D(2)<=UA2;　　D(1)<=UA1;　　D(0)<=UA0;　　END A;<p&g

61、t;　　F2：LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F2 IS 　　PORT(　　D:IN STD_LOGIC_VECTOR(5 DOWNTO 0);

62、;　　UA5,UA4,UA3,UA2,UA1,UA0: OUT STD_LOGIC　　);　　END F2;　　ARCHITECTURE A OF F2 IS

63、;　　BEGIN　　UA5<=D(5);　　UA4<=D(4);　　UA3<=D(3);　　UA2<=D(2);　　UA1<=D(1);

64、　UA0<=D(0);　　END A;　　F3：LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F3 IS

65、PORT(　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　UA7,UA6,UA5,UA4,UA3,UA2,UA1,UA0: OUT std_logic　　);　　END

66、 F3;　　ARCHITECTURE A OF F3 IS　　BEGIN　　UA7<=D(7);　　UA6<=D(6);　　UA5<=D(5);</

67、p>　　UA4<=D(4);　　UA3<=D(3);　　UA2<=D(2);　　UA1<=D(1);　　UA0<=D(0);　　END A;</b&

68、gt;　　這些器件都生成玩后，可以進(jìn)行下一步設(shè)計，也就是設(shè)計頂級電路，頂層電路是這樣的：　　我們已經(jīng)生成了CROM，我們還需要：算數(shù)邏輯單元ALU；狀態(tài)條件寄存器LS74；暫存器LS273；通用寄存器LS273；1：2分配器FEN2；3選1數(shù)據(jù)選擇器MUX3；5選1數(shù)據(jù)選擇器MUX5；程序計數(shù)器PC；地址寄存器LS273；ROM芯片ROM16；指令寄存器

69、IR；時序產(chǎn)生器COUNTER。各個部件對應(yīng)的VHDL語言描述如下所示：　　ALU:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL

70、;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ALU IS　　PORT(　　A:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　B

71、:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　S1,S0:IN STD_LOGIC;　　BCDOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　CY,ZI:OUT STD_LOGIC　　);</b

72、>　　END ALU;　　ARCHITECTURE A OF ALU IS　　SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(8 DOWNTO 0);　　BEGIN&l

73、t;/p>　　PROCESS(S1,S0)　　BEGIN　　IF(S1='0' AND S0='0')THEN 　　AA<='0'&A;

74、BB<='0'&B;　　TEMP<=AA+BB;　　BCDOUT<=TEMP(7 DOWNTO 0);　　CY<=TEMP(8);　　IF(TEMP="100000000"OR TEMP="00

75、0000000")THEN 　　ZI<='1';　　ELSE　　ZI<='0';

76、　END IF;　　ELSIF(S1='0' AND S0='1')THEN 　　BCDOUT<=A-B; 　　IF(A<B)THEN　　CY<='

77、1';　　ZI<='0';　　ELSIF(A=B)THEN　　CY<='0';　　ZI<='

78、1';　　ELSE　　CY<='0';　　ZI<='0';　　END

79、 IF;　　ELSIF(S1='1' AND S0='1')THEN 　　AA<='0'&A;　　BB<='0'&B;　　TEMP<=AA*BB;&l

80、t;/p>　　BCDOUT<=TEMP(7 DOWNTO 0);　　CY<=TEMP(8);　　IF(TEMP="100000000"OR TEMP="000000000")THEN 　　ZI<='

81、1';　　ELSE　　ZI<='0';　　END IF;　　ELSIF(S1='1' AND

82、 S0='0')THEN 　　AA<='0'&A;　　TEMP<=AA+1;　　BCDOUT<=TEMP(7 DOWNTO 0);　　CY<=TEMP(8);

83、;　　IF(TEMP="100000000"OR TEMP="000000000")THEN 　　ZI<='1';　　ELSE

84、　ZI<='0';　　END IF;　　ELSE　　BCDOUT<="00000000";　　CY<=&

85、#39;0';　　ZI<='0';　　END IF;　　END PROCESS;　　END A;</p

86、>　　狀態(tài)條件寄存器LS74:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY LS74 IS　　PORT(

87、;　　LDFR:IN STD_LOGIC;　　CY,ZI:IN STD_LOGIC;　　FC,FZ:OUT STD_LOGIC　　);　　END LS74;

88、;　　ARCHITECTURE A OF LS74 IS　　BEGIN　　PROCESS(LDFR)　　BEGIN　　IF(LDFR'EVENT AND LDFR='1')

89、THEN　　FC<=CY;　　FZ<=ZI;　　END IF;　　END PROCESS;<b&g

90、t;　　END A;　　暫存器、通用寄存器、地址寄存器LS273:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY LS273 IS

91、　PORT(　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　CLK:IN STD_LOGIC;　　O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);</p

92、>　　END LS273;　　ARCHITECTURE A OF LS273 IS　　BEGIN　　PROCESS(CLK)　　BEGIN

93、　　IF(CLK'EVENT AND CLK='1') THEN　　O<=D;　　END IF;　　END PROCESS;　　E

94、ND A;　　1：2分配器FEN2：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY FEN2 IS　　PORT(

95、　　X:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　WR,LED_B:IN STD_LOGIC;　　W1,W2:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);&

96、lt;p>　　END FEN2;　　ARCHITECTURE A OF FEN2 IS　　BEGIN　　PROCESS(LED_B,WR)　　BEGIN </b&

97、gt;　　IF(LED_B='0' AND WR='0') THEN　　W2<=X;　　ELSE 　　W1<=X;

98、　　END IF;　　END PROCESS;　　END A;　　3選1數(shù)據(jù)選擇器MUX3：　　LIBRARY IEEE;<

99、p>　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MUX3 IS　　PORT(　　ID:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　SW_B,CS:IN STD_LOGIC

100、;　　N1,N2:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　EW:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END MUX3;</

101、p>　　ARCHITECTURE A OF MUX3 IS　　BEGIN　　PROCESS(SW_B,CS)　　BEGIN 　　IF(SW_B='0')

102、 THEN 　　EW<=ID;　　ELSIF(CS='0')THEN 　　EW<=N2;　　ELSE<

103、;b>　　EW<=N1;　　END IF;　　END PROCESS;　　END A;　　5選1數(shù)據(jù)選擇器MUX5：　　L

104、IBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MUX5 IS　　PORT(　　C,D,E,F,G: IN STD_LOGIC;　　X1,

105、X2,X3,X4,x5: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　W: out STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END MUX5;

106、　ARCHITECTURE A OF MUX5 IS　　SIGNAL SEL: STD_LOGIC_VECTOR(4 DOWNTO 0);　　BEGIN　　SEL<=G&F&E&D&C;　　PRO

107、CESS(SEL)　　BEGIN 　　IF(SEL="11110") THEN --R0_out　　W<=X1;　　ELSIF(SEL="11101&q

108、uot;) THEN --R1_out　　W<=X2;　　ELSIF(SEL="11011") THEN --R2-out　　W<=X3;　　ELSIF(SEL

109、="10111") THEN --R3_out　　W<=X4;　　ELSIF(SEL="01111") THEN --ALU_out　　W<=X5;<p

110、>　　ELSE　　null;　　END IF;　　END PROCESS;　　END A;

111、　　程序計數(shù)器PC：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_U

112、NSIGNED.ALL;　　ENTITY PC IS　　PORT(　　load,LDPC,CLR: IN STD_LOGIC;　　D: IN STD_LOGIC_VECTOR(7 DOWNTO 0);<p

113、>　　O: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END PC;　　ARCHITECTURE A OF PC IS　　SIGNAL QOUT: STD_

114、LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　PROCESS(LDPC,CLR,load)　　BEGIN 　　IF(CLR='0') THEN</p&g

115、t;　　QOUT<="00000000";　　ELSIF(LDPC'EVENT AND LDPC='1') THEN　　IF(load='0') THEN　　QOUT<=D; --BUS->PC

116、;　　ELSE　　QOUT<=QOUT+1; --PC+1　　END IF;　　END IF;　　END PROCESS;<

117、/p>　　O<=QOUT;　　END A;　　ROM芯片ROM16：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&l

118、t;/p>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY ROM16 IS 　　PORT(　　DOUT:O

119、UT STD_LOGIC_VECTOR(7 DOWNTO 0);　　ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　CS:IN STD_LOGIC　　);　　END ROM16;&

120、lt;p>　　ARCHITECTURE A OF ROM16 IS　　BEGIN　　DOUT<="10010010" WHEN ADDR="00000000" AND CS='0' ELSE --　　&q

121、uot;00000000" WHEN ADDR="00000001" AND CS='0' ELSE　　"10000000" WHEN ADDR="00000010" AND CS='0' ELSE --　　"10010011"

122、WHEN ADDR="00000011" AND CS='0' ELSE --　　"00000000" WHEN ADDR="00000100" AND CS='0' ELSE 　　"10100011" WHEN ADDR="00

123、000101" AND CS='0' ELSE --　　"10110000" WHEN ADDR="00000110" AND CS='0' ELSE　　"00001010" WHEN ADDR="00000111" AND CS

124、='0' ELSE --　　"00010000" WHEN ADDR="00001000" AND CS='0' ELSE --　　"11000001" WHEN ADDR="00001001" AND CS='0' E

125、LSE 　　"11010010" WHEN ADDR="00001010" AND CS='0' ELSE --　　"10010011" WHEN ADDR="00001011" AND CS='0' ELSE&

126、lt;p>　　"00000101" WHEN ADDR="00001100" AND CS='0' ELSE --　　"10101011" WHEN ADDR="00001101" AND CS='0' ELSE --　　&quo

127、t;10110000" WHEN ADDR="00001110" AND CS='0' ELSE 　　"00000010" WHEN ADDR="00001111" AND CS='0' ELSE 　　"11110100" WH

128、EN ADDR="00010000" AND CS='0' ELSE 　　"00000000";　　END A;　　時序產(chǎn)生器COUNTER：　　LIBRARY IEEE;&l

129、t;/p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY COUNTER IS<

130、;b>　　PORT(　　Q,CLR: IN STD_LOGIC;　　T1, T2,T3,T4: OUT STD_LOGIC　　);　　END COUNTER;　　AR

131、CHITECTURE A OF COUNTER IS　　SIGNAL X: STD_LOGIC_VECTOR(1 DOWNTO 0);　　BEGIN　　PROCESS(Q,CLR)　　BEGIN&

132、lt;/p>　　IF(CLR='0') THEN　　T1<='0';　　T2<='0';　　T3<='0';&

133、lt;/b>　　T4<='0';　　X<="00";　　ELSIF(Q'EVENT AND Q='1') THEN&l

134、t;b>　　X<=X+1;　　T2<=(NOT X(1)) AND X(0);　　T3<=X(1) AND (NOT X(0));　　T4<=X(1) AND X(0);　　END IF; </b&

135、gt;　　END PROCESS;　　END A;　　各個器件生成后，開始用自己設(shè)計的指令編寫匯編程序，程序如下所示：　　MOV R1,0 ;寄存器R1用來存放最后的結(jié)果　　MOV R2,0

136、 ;寄存器R2放了一個立即數(shù)0，用來做是否負(fù)數(shù)判讀以及做輸入是 ;否達(dá)到5次的比較標(biāo)準(zhǔn)　　MOV R3,5 ;記錄輸入次數(shù)，從5開始遞減　　INPUT:　　IN1 R0 ;寄存器R0用來存放輸入的數(shù)據(jù)

137、　　DEC R3 ;每輸入一次則R3遞減1，遞減到0說明剛好輸入5個數(shù)據(jù)　　CMP R0,R2 ;判斷輸入的數(shù)據(jù)是否是負(fù)數(shù)　　JB L1 ;如果是負(fù)數(shù)，則轉(zhuǎn)到標(biāo)號L1執(zhí)行　　CMP R2,R3 ;如果不是負(fù)數(shù)，則判斷輸入是否夠5次　　JB IN

138、PUT ;若不夠5次則跳轉(zhuǎn)到INPUT　　JMP L2 ;若夠5次就跳轉(zhuǎn)到L2執(zhí)行　　L1:　　MUL R0,R0 ;負(fù)數(shù)球平方和　　ADD R0,R1 ;求得的平方放入R1中

139、　　CMP R2,R3 ;比較是否夠5次輸入　　JB INPUT ;若不夠則跳轉(zhuǎn)到INPUT　　L2:　　OUT1 R1 ;若輸入夠5次，則結(jié)束輸入，輸出最后結(jié)果　　END</p

140、>　　機(jī)器語言源程序　　根據(jù)設(shè)計的指令格式，將匯編語言源程序手工轉(zhuǎn)換成機(jī)器語言源程序，并將其設(shè)計到模型機(jī)中的ROM中去:　　助記符地址（十六進(jìn)制）機(jī)器代碼 　　MOV R1,0 001

141、0010001　　0100000000　　MOV R2,00210010010　　0300000000　　MOV R3,50410010011　　0500000101<

142、;/p>　　INPUT:IN1 R00610000000　　DEC R30701110011　　CMP R0,R20810100010　　JB L10910110000　　0A000

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計算機(jī)組成原理課程設(shè)計---設(shè)計求負(fù)數(shù)平方和的cisc模型計算機(jī)

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