計算機組成原理陣列乘法器課程設計報告

1、<p><b>　　課 程 設 計</b></p><p>　教 學 院計算機學院</p><p>　課程名稱計算機組成原理</p><p>　題 目陣列乘法器</p><p>　專 業(yè)計算機科學與技術</p><p>　班 級2011級計科(X)班</p>

2、<p>　姓 名XXX</p><p>　同組人員XXX XXX XXX</p><p>　指導教師XXX</p><p><b>　　課程設計概述</b></p><p><b>　　課設目的</b></p><p>　　計算機組成原理是計算機專業(yè)的核心

3、專業(yè)基礎課。課程設計屬于設計型實驗，不僅鍛煉學生簡單計算機系統(tǒng)的設計能力，而且通過進行設計及實現(xiàn)，進一步提高分析和解決問題的能力。</p><p>　　同時也鞏固了我們對課本知識的掌握，加深了對知識的理解。在設計中我們發(fā)現(xiàn)問題，分析問題，到最終的解決問題。凝聚了我們對問題的思考，充分的鍛煉了我們的動手能力、團隊合作能力、分析解決問題的能力。</p><p><b>　　設計任務&

4、lt;/b></p><p>　　計算機系統(tǒng)設計的總體目標是設計模型機系統(tǒng)的總體結構、指令系統(tǒng)和時序信號。所設計的主機系統(tǒng)能支持自動和單步運行方式。</p><p><b>　　具體設計任務如下：</b></p><p>　　（1）.設計一位全加器</p><p>　?。?）.設計4位求補電路</p>

5、<p>　?。?）.設計8位求補電路</p><p>　　（4）.設計4*4位無符號陣列乘法器</p><p><b>　　設計要求</b></p><p>　　根據(jù)理論課程所學的至少設計出簡單計算機系統(tǒng)的總體方案，結合各單元實驗積累和課堂上所學知識，選擇適當芯片，設計簡單的計算機系統(tǒng)。</p><p>&l

6、t;b>　　制定設計方案：</b></p><p>　　我們小組做的是陣列乘法器，陣列乘法器主要由求補器和陣列全加器組成。因此我們四人分兩小組，一組做四位及八位求補器的內(nèi)容，一組做陣列全加器的內(nèi)容，最后綜合就可以完成陣列全加器的任務。</p><p><b>　　客觀要求</b></p><p>　　要掌握電子邏輯學的基本內(nèi)容

7、能在設計時運用到本課程中，其次是要思維靈活遇到問題能找到合理的解決方案。小組成員要積極配合共同達到目的。</p><p><b>　　實驗原理與環(huán)境</b></p><p><b>　　1.實驗原理</b></p><p>　　計算機組成原理，數(shù)字邏輯， FPGA(Field Programmable Gate Array

8、)是現(xiàn)場可編程門陣列，它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點。</p><p>　　用乘數(shù)的每一位去乘被乘數(shù)，然后將每一位權值直接去乘被乘數(shù)得到部分積，并按位列為一行每一行部分積末位與對應的乘數(shù)數(shù)位對齊，體現(xiàn)對應數(shù)位的權值，將各次部分積求和得到最終的對應數(shù)位

9、的權值。</p><p><b>　　2.實驗環(huán)境</b></p><p>　　雙擊Quartus II軟件圖標，啟動軟件</p><p>　　（1）.新建工程，flie->new project wizard....，出現(xiàn)存儲路徑的選項框，指定項目保存路徑并且為工程命名，第三行設置實體名，保持與工程名一致。點擊next</p>

10、;<p>　　圖2.1 利用“New Preject Wizard”創(chuàng)建工程cnt10</p><p>　?。?）.指定芯片的選擇，選擇Cyclone系列芯片，所以在Family一欄中選擇Cylone，點擊next</p><p>　　圖2.2 選擇目標器件EP1C6Q240C8</p><p>　　（3）.最后出現(xiàn)的界面是展示前幾步所設定的全部信息，

11、然后點擊Finish,完成工程的創(chuàng)建</p><p><b>　　總體方案設計</b></p><p><b>　　總體結構圖</b></p><p>　　圖3.1 總體結構圖一</p><p>　　圖3.2 總體結構圖二</p><p><b>　　設計方案&

12、lt;/b></p><p>　　（1）為了進一步提高乘法運算速度，可采用類似人工計算的方法，陣列的每一行送入乘數(shù)Y的每一數(shù)位，而各行錯開形成的每一斜列則送入被乘數(shù)的每一數(shù)位。</p><p>　?。?）4×4陣列乘法器可以由一定數(shù)量的4輸入加法器構成的；</p><p>　?。?）4個輸入加法器可以由一個與門和一位全加器構成；</p>

13、<p>　　（4）一位全加器可以用一個兩輸入或門模塊或兩個半加器模塊構成。</p><p><b>　　詳細設計與實現(xiàn)</b></p><p>　　5*5乘法的設計主要包括以下幾個主要的模塊的設計</p><p>　　設計四位和八位的寄存器的vhdl語言</p><p><b>　　四位寄存器:&l

14、t;/b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG IS</p><p>　　PORT(D: IN STD_LOGIC_vector(4 downto 0);</p><p>　　LDA

15、: IN STD_LOGIC;</p><p>　　Q0:OUT STD_LOGIC;</p><p>　　Q1:OUT STD_LOGIC;</p><p>　　Q2:OUT STD_LOGIC;</p><p>　　Q3:OUT STD_LOGIC;</p><p>　　Q4:OUT STD_LOGIC);<

16、/p><p>　　END ENTITY REG;</p><p>　　ARCHITECTURE bhv OF REG IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS (D,LDA)</p><p><b>　　BEGIN</b><

17、;/p><p>　　IF LDA ='1'</p><p>　　THEN Q0<= D(0);</p><p>　　Q1<= D(1);</p><p>　　Q2<= D(2);</p><p>　　Q3<= D(3);</p><p>　　Q4<

18、= D(4);</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p><b>　　END bhv;</b></p><p><b>　　八位寄存器:</b></p><p>　　LIBRARY

19、 IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY REG1 IS</p><p>　　PORT(D0,D1,D2,D3,D4,D5,D6,D7: IN STD_LOGIC;</p><p>　　LDA: IN STD_LOGIC;</p><p&g

20、t;　　Q:OUT STD_LOGIC_VECTOR(7 DOWNTO 0));</p><p>　　END ENTITY REG1;</p><p>　　ARCHITECTURE bhv OF REG1 IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS (D0,D1,D2,D

21、3,D4,D5,D6,D7,LDA)</p><p><b>　　BEGIN</b></p><p>　　IF LDA ='1'</p><p>　　THEN Q(0)<= D0;</p><p>　　Q(1)<= D1;</p><p>　　Q(2)<= D

22、2;</p><p>　　Q(3)<= D3;</p><p>　　Q(4)<= D4;</p><p>　　Q(5)<= D5;</p><p>　　Q(6)<= D6;</p><p>　　Q(7)<= D7;</p><p><b>　　E

23、ND IF;</b></p><p>　　END PROCESS;</p><p><b>　　END bhv;</b></p><p>　　一位全加器的設計與實現(xiàn)</p><p>　　一位全加器的邏輯圖，如下圖所示：</p><p>　　圖4.1 一位全加器的邏輯圖</p>

24、;<p>　　四位及八位求補電路的設計原圖：</p><p>　　四位求補電路的邏輯圖，如下圖所示：</p><p>　　圖4.2 四位求補電路的邏輯圖</p><p>　　八位求補電路的邏輯圖，如下圖所示：</p><p>　　圖4.3 八位求補電路的邏輯圖</p><p><b>　　陣列乘

25、法器的設計:</b></p><p>　　4×4陣列乘法器的邏輯圖，如下圖所示：</p><p>　　圖4.4 4×4陣列乘法器的邏輯圖</p><p>　　拼接后的5*5乘法器:</p><p>　　圖4.5 陣列乘法器的電路原理圖</p><p><b>　　實驗過程與調(diào)

26、試</b></p><p><b>　　實驗仿真圖:</b></p><p>　　圖5.1 仿真結果</p><p>　　5 位*5位乘法器的仿真結果如圖：</p><p>　　圖5.2 5*5的乘法器仿真圖</p><p><b>　　主要故障與調(diào)試</b>

27、</p><p>　　故障1 這次課程設計的精華之一就是設計陣列乘法器剛開始時由于按照課本上的設計所以掉下了好多的與門所以在仿真的時候出現(xiàn)了好多的問題，后在老師的指導下，，得以改進了設計和避免了很多的連線的錯誤，提高了速度</p><p>　　故障2 在實驗的時候，對實驗的軟件和裝置很不是熟悉，導致文件的命名時經(jīng)常出錯，而且問題還不宜被發(fā)現(xiàn)，在老師的提示下照到了問題的所在，后來就沒有遇

28、到類似的問題。</p><p>　　故障3 在做求補電路的時候我們做的事4位的求補器但是需要8位的求補器所以我們就拿兩個4位的求補器去連接結果由于連線的錯誤導致了好多的錯誤，后來我們直接連接8位的求補器就解決了問題。</p><p><b>　　設計總結與心得</b></p><p><b>　　課設總結</b><

29、;/p><p>　　基于對象的存儲是為了克服當前基于塊的存儲存在的諸多難題，在存儲接口和結構層次的重要發(fā)展。可以根據(jù)應用負載選擇優(yōu)化的存儲策略。作了如下幾點工作：</p><p>　　我們小組負責的是陣列乘法器的設計，通過小組的合作我們一次完成了全加器、求補器、陣列乘法器然后完成了綜合的拼接工作，雖然在最后的階段出了一些問題但是我們小組掌握了此次設計的核心內(nèi)容達到了實驗的目的。</p&g

30、t;<p>　　此次看課程設計我們實現(xiàn)任意給定兩位四位二進制的相乘運算，相乘積的計算結果為8位二進制。將移位復制的被乘數(shù)依次對準乘數(shù)數(shù)位的位置進行排列，然后將各列相加。如果乘數(shù)的某一數(shù)位為0，將跳過相應的被乘數(shù)，下一個復制被乘數(shù)的位置是由向乘數(shù)的最高位方向移動時有1出現(xiàn)的位置</p><p>　　這次課程設計雖然沒有在規(guī)定的時間內(nèi)完成要求的任務，但是我們小組每一個組員都認真負責的設計，對組成原理這門

31、學科的了解更加深刻，學到了好多以前不曾知道的知識。其他需要總結的內(nèi)容，（自行修訂擴充）。</p><p><b>　　課設心得</b></p><p>　　在還沒有作課程設計時我是比較畏懼組成原理這門課設的，畢竟前幾次小實驗每每都是做得很不盡人意，總是不能在老師規(guī)定的時間內(nèi)完成，所以擔心這種不好的過程會給后面的大實驗也即課設帶來很大的負面影響。這次實驗我的設計題目是-

32、陣列乘法器，通過和同學的討論和老師的交流，并在老師的指導下，解決了很多的問題，從其中獲得了知識，使得我對環(huán)境和工具的使用能力得到了進一步的提升，我相信，這將給以后的學習和實驗帶來益處，最后圓滿的完成了實驗。</p><p>　　此次課程設計實驗，不僅是對課程知識的鞏固，對所學理論知識的很好應用與發(fā)揮，更是對新知識的學習，新鮮工具的應用的提升和實踐能力的提升，而且對個人自學能力的也是一個極大考驗，處于信息快速發(fā)展更

33、新世代人只有不斷提高自身自學能力才能很好地接受合理地利用信息化時代所出現(xiàn)的各色個樣的產(chǎn)品。</p><p>　　這次課設然我領悟到很多課本以外的一些生活處事道理：</p><p>　?。?）學習是永無止境不斷充實自我提升自身價值就得不斷地接受并吸收新鮮事物。</p><p>　?。?）合作是前進的最佳途徑，現(xiàn)在所做的只是小的實驗項目步入社會合作精神會比自身能力來得更

34、重要；</p><p><b>　　參考文獻</b></p><p>　　秦磊華，王小蘭. 計算機組成原理實驗指導及課程設計指導書(基于EDA平臺). 武漢：華中科技大學出版社，2010年.</p><p>　　秦磊華，吳非，莫正坤.計算機組成原理. 北京：清華大學出版社，2011年.</p><p>　　DAVID A

35、.PATTERSON(美).計算機組成與設計硬件/軟件接口(原書第3版).北京：機械工業(yè)出版社. 2007年.</p><p>　　袁春風編著. 計算機組成與系統(tǒng)結構. 北京：清華大學出版社，2011年.</p><p>　　張志剛，F(xiàn)PGA 與SOPC 設計教程-DE2 實踐. 西安：電子科技大學出版社，2007</p><p>　　計算機組成原理課程設計成績評定

36、表</p><p>　　一位全加器FA的內(nèi)部由哪些邏輯門構成？</p><p>　　采用一個或門進位其結果Si三個輸入信號Ai Bi Ci異或得到,信號Ci+1位進位.</p><p>　　第二題中，陣列乘法器的算前求補器的作用是？</p><p>　　將兩個操作數(shù)A和B在不帶符號的乘法陣列相乘以前,先變成正整數(shù).</p>