eda課程設(shè)計--任意波形產(chǎn)生器報告

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1、　　目錄　　第一章：緒論2　　1.1概述EDA技術(shù)2　　1.1.1 EDA技術(shù)的應(yīng)用2　　1.2數(shù)字通信系統(tǒng)模型簡述3　　1.2

2、.1 DDS優(yōu)點3　　1.2.2 基于DDS技術(shù)的任意波形發(fā)生器3　　第二章：任意波形產(chǎn)生器介紹4　　2. 1 應(yīng)用場合與作用4　　2.2任意波形產(chǎn)生器系統(tǒng)的構(gòu)成5　　第三章：任意波形產(chǎn)生器的設(shè)計7</p&g

3、t;　　3.1設(shè)計要求7　　3.2設(shè)計思路7　　3.3設(shè)計流程8　　3.4設(shè)計步驟及程序8　　3.5 理論硬件調(diào)試結(jié)果14&l

4、t;/p>　　第四章：課程設(shè)計總結(jié)16　　參考文獻17　　第一章：緒論　　1.1概述EDA技術(shù)　　EDA是電子設(shè)計自動化（Electronic Design Aut

5、omation）的縮寫，在20世紀90年代初從計算機輔助設(shè)計（CAD）、計算機輔助制造（CAM）、計算機輔助測試（CAT）和計算機輔助工程（CAE）的概念發(fā)展而來的。EDA技術(shù)就是以計算機為工具，設(shè)計者在EDA軟件平臺上，用硬件描述語言HDL完成設(shè)計文件，然后由計算機自動地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對于特定目標芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)是在電子CAD技術(shù)基礎(chǔ)上發(fā)展起來的計算機軟

6、件系統(tǒng)，是指以計算機為工作平臺，融合了應(yīng)用電子技術(shù)、計算機技術(shù)、信息處理及智能化技術(shù)的最新成果，進行電子產(chǎn)品的自動設(shè)計。利用EDA工具，電子設(shè)計師可以從概念、算法、協(xié)議等開始設(shè)計電子系統(tǒng)，大量工作可以通過計算機完成，并可以將電子產(chǎn)品從電路設(shè)計、性能分析到設(shè)計出IC版圖或PCB版圖的整個過程的計算機上自動處理完成。現(xiàn)在對EDA的概念或范疇用得很寬。包括在機械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個領(lǐng)域，都有EDA的應(yīng)

7、用。　　1.1.1 EDA技術(shù)的應(yīng)用　　EDA技術(shù)在進入21世紀后，得到了更大的發(fā)展應(yīng)用，突出表現(xiàn)在以下幾個方面：　　1.在FPGA上實現(xiàn)DSP應(yīng)用成為可能，用純數(shù)字邏輯進行DSP模塊的設(shè)計，使得高速DSP實現(xiàn)成為現(xiàn)實，并有力地推動了軟件無線電技術(shù)的實用化和發(fā)展?；贔PGA的DSP技術(shù)，為高速數(shù)字信號處理算法提

8、供了實現(xiàn)途徑。　　2.嵌入式處理器軟核的成熟，使得SOPC（System On a Programmable Chip）步入大規(guī)模應(yīng)用階段，在一片F(xiàn)PGA中實現(xiàn)一個完備的數(shù)字處理系統(tǒng)成為可能。　　3.使電子設(shè)計成果以自主知識產(chǎn)權(quán)的方式得以明確表達和確認成為可能。　　4.在仿真和設(shè)計兩方面支持標準硬件描述語言且功能

9、強大的EDA軟件不斷推出。　　目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機制造過程中，從設(shè)計、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。　　1.2數(shù)字通信系統(tǒng)模型簡述　　數(shù)字通信系統(tǒng)是指利用數(shù)字信號傳遞消息的通信系統(tǒng)。數(shù)字通信系統(tǒng)的模型如圖所示。數(shù)字通信涉及的技術(shù)問題很多

10、，其中有信源編碼、信道編碼、保密編碼、數(shù)字調(diào)制、數(shù)字復(fù)接、同步問題等等。　　DDS是一種全數(shù)字化的頻率合成器，由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化噪聲取決于ROM的數(shù)據(jù)位字長和D/A轉(zhuǎn)換器位數(shù)。 　　1.2.1 D

11、DS優(yōu)點　　DDS有如下優(yōu)點：　?、?頻率分辨率高，輸出頻點多，可達個頻點(N為相位累加器位數(shù))；⑵頻率切換速度快，可達us量級；⑶ 頻率切換時相位連續(xù)；⑷ 可以輸出寬帶正交信號；⑸ 輸出相位噪聲低，對參考頻率源的相位噪聲有改善作用；⑹可以產(chǎn)生任意波形；⑺ 全數(shù)字化實現(xiàn)，便于集成，體積小，重量輕，因此八十年代以來各

12、國都在研制和發(fā)展各自的DDS產(chǎn)品，如美國QUALCOMM公司的Q2334，Q2220；STANFORD公司的STEL-1175，STEL-1180；AD公司的AD7008，AD9850，AD9854等。這些DDS芯片的時鐘頻率從幾十兆赫茲到幾百兆赫茲不等，芯片從一般功能到集成有D/A轉(zhuǎn)換器和正交調(diào)制器。　　1.2.2 基于DDS技術(shù)的任意波形發(fā)生器

13、波形發(fā)生器電路系統(tǒng)結(jié)構(gòu)圖　　任意波形發(fā)生器(簡稱AWG)在1975年的開發(fā)成功為信號發(fā)生器產(chǎn)品增加了一個新品種。在任意波形發(fā)生器作為測量用信號激勵源進入市場之前，為了產(chǎn)生非正弦波信號，已使用函數(shù)發(fā)生器提供三角波、斜波、方波和余弦波等幾種特殊波形。聲音和振動分析需要復(fù)雜調(diào)制的信號源，以便仿真真實的信號，只有借助任意波形發(fā)生器，例如醫(yī)療儀器測試往往需要心電波形，任意波形發(fā)生器很容易產(chǎn)生各種非標準的振

14、動信號。任意波形發(fā)生器的應(yīng)用非常廣泛，在原理上可仿真任意波形，只要數(shù)字示波器或其它記錄儀捕捉到的波形，任意波形發(fā)生器都可復(fù)制出，特別有用的是仿真單次偶發(fā)的信號，例如地震波形、汽車碰撞波形等。　　第二章：任意波形產(chǎn)生器介紹　　2. 1 應(yīng)用場合與作用　　波形發(fā)生器是在電路設(shè)計與調(diào)試中應(yīng)用很多的一種信號發(fā)生裝置和信號

15、源。一般的信號源僅能產(chǎn)生幾種固定形狀的波形，而任意波形發(fā)生器（AWG）可以創(chuàng)造和產(chǎn)生任何可以設(shè)想的波形$其先導(dǎo)性，易用性和靈活性大大方便人們的設(shè)計與調(diào)試。對于模擬現(xiàn)場信號和各種信號合成能產(chǎn)生各種各樣的波形。　　任意波形發(fā)生器是信號源的一種$它具有信號源所有的特點和要領(lǐng)$我們傳統(tǒng)都認為信號源主要給被測電路提供所需要的已知信號（各種波形），然后用其它儀表測量感興趣的參數(shù)。可見信號源在電子實驗和測試處

16、理中$并不測量任何參數(shù)，而是根據(jù)使用者的要求，仿真各種測試信號$提供給被測電路$以達到測試的需要。　　任意波形發(fā)生器是一種特殊的信號源，具有綜合其它信號源波形生成能力，因而適合各種仿真實驗的需要。　　2.2任意波形產(chǎn)生器系統(tǒng)的構(gòu)成　　下圖為任意波形發(fā)生器的構(gòu)成圖，sel為控制波形輸出。&

17、lt;p>　　Kk為分頻模塊，與k步長調(diào)整波形輸出的頻率。輸出8位數(shù)字信號經(jīng)過D/A轉(zhuǎn)換輸出負波形，再經(jīng)過1：1比例反向放大器輸出正向波形，施密特觸發(fā)電路輸出方波然后經(jīng)測頻模塊由數(shù)碼管顯示出頻率。　　至少產(chǎn)生的波形如下：　　CPLD系統(tǒng)的分析　　分頻系

18、統(tǒng) 　　系統(tǒng)時鐘信號1HZ分頻與待測信號一起通過測頻模塊然后輸出到驅(qū)動數(shù)碼管顯示。1HZ分頻就是用1秒鐘時間看有多少方波通過。　　第三章：任意波形產(chǎn)生器的設(shè)計　　3.1設(shè)計要求　　電路要求可以產(chǎn)生方波、正弦波、三角

19、波，波形的頻率可調(diào)，通過控制開關(guān)控制產(chǎn)生的波形，并通過控制按鍵控制設(shè)計信號的頻率，改變頻率的方法可以采用分頻和DDS的原理進行控制信號頻率。并進行D/A轉(zhuǎn)換電路與濾波電路的設(shè)計，通過采用施密特觸發(fā)器對波形進行整形，設(shè)計一頻率測量電路對所產(chǎn)生的頻率進行測量，通過數(shù)碼管顯示出來，并在數(shù)碼管上顯示當前的波形代碼。　　3.2設(shè)計思路<p

20、>　　（1）提出設(shè)計說明書，即用自然語言表達系統(tǒng)項目的功能特點和技術(shù)參數(shù)等。　?。?）建立VHDL行為模型，這一步是將設(shè)計說明書轉(zhuǎn)化為VHDL行為模型。　?。?）VHDL行為仿真。這一階段可以利用VHDL仿真器（如ModelSim）對頂層系統(tǒng)的行為模型進行仿真測試，檢查模擬結(jié)果，繼而進行修改和完善。　?。?

21、）VHDL-RTL級建模。如上所述，VHDL只有部分語句集合可用于硬件功能行為的建模，因此在這一階段，必須將VHDL的行為模型表達為VHDL行為代碼（或稱VHDL-RTL級模型）。　　（5）前端功能仿真。　　（6）邏輯綜合。　　（7）測試向量生成。這一階段主要是針對ASIC設(shè)

22、計的。FPGA設(shè)計的時序測試文件主要產(chǎn)生于適配器。對ASIC的測試向量文件是綜合器結(jié)合含有版圖硬件特性的工藝庫后產(chǎn)生的，用于對ASIC的功能測試。　　（8）功能仿真。利用獲得的測試向量對ASIC的設(shè)計系統(tǒng)和子系統(tǒng)的功能進行仿真。　?。?）結(jié)構(gòu)綜合。主要將綜合產(chǎn)生的表達邏輯連接關(guān)系的網(wǎng)表文件，結(jié)合具體的目標硬件環(huán)境進行標準單元調(diào)用、布局、布線和滿足約束條件

23、的結(jié)構(gòu)優(yōu)化配置，即結(jié)構(gòu)綜合。　?。?0）門級時序仿真。在這一級中將使用門級仿真器或仍然使用VHDL仿真器（因為結(jié)構(gòu)綜合后能同步生成VHDL格式的時序仿真文件）進行門級時序仿真，在計算機上了解更接近硬件目標器件工作的功能時序。　　（11）硬件測試。這是對最后完成的硬件系統(tǒng)（如ASIC或FPGA）進行檢查和測試。&l

24、t;b>　　3.3設(shè)計流程　　3.4設(shè)計步驟及程序　　設(shè)計模塊原理圖　　分頻模塊 　　LIBRARY IEEE;&l

25、t;p>　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY fp IS　　port(clk:in std_logic; --input 1K Hz　　k:in std_l

26、ogic_vector(3 downto 0);　　clko:buffer std_logic); --out 1 hz　　end fp;　　architecture a of fp is　　signal temp:std_logi

27、c_vector(3 downto 0);　　begin　　process(clk)　　begin　　if clk'event and clk='1' then</p

28、>　　if temp<k then　　temp<=temp+1;　　else　　temp<="0000";　　clko<=not clko;

29、　　end if;end if;　　end process;　　end a;　　正弦函數(shù)模塊 　　library ieee;

30、;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity sin is　　port(clk4:in

31、 std_logic;　　k:in integer range 15 downto 0;　　dd4:out integer range 255 downto 0);　　end sin;　　architecture dacc of si

32、n is　　signal q: integer range 63 downto 0;　　begin　　process(clk4)　　begin　　if (

33、clk4'event and clk4='1') then　　q<=q+k;　　end if;　　end process;　　process(q)

34、　　begin　　case q is　　when 00=>dd4<=255;　　…..　　when others=>n

35、ull;　　end case;　　end process;　　end dacc;　　三角波 &

36、lt;p>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity tria is　　port(clk3:in std_logic;</p&g

37、t;　　k:in integer range 15 downto 0;　　dd3:out integer range 255 downto 0);　　end tria;　　architecture dacc of tria is&

38、lt;p>　　signal b:std_logic;　　signal c:integer range 255 downto 0;　　begin　　process(clk3)　　begin&l

39、t;/p>　　if (clk3'event and clk3='1') then　　if(b='0') then　　c<=c+k;　　if(c>=250) then<

40、p>　　b<='1';　　end if;　　elsif(b='1') then　　c<=c-k;　　if(c

41、<=1) then　　b<='0';　　end if;　　end if;　　dd3<=c;</b&g

42、t;　　end if;　　end process;　　end dacc;　　方波 </p

43、>　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;　　use ieee.std_logic_unsigned.all;　　entity sq

44、uare is　　port(clk1 : in std_logic;　　k:in integer range 15 downto 0;　　dd1 : buffer integer range 255 downto 0);　　end square;&

45、lt;p>　　architecture dacc of square is　　signal q: integer range 255 downto 0;　　begin　　process(clk1)　　begin

46、　　if (clk1'event and clk1='1') then　　q<=q+k;　　end if;　　end process;</p

47、>　　process(q)　　begin　　case q is　　when 0 to 127=>dd1<=255;　　when 128 to 255=>

48、;dd1<=127;　　when others=>null;　　end case;　　end process;　　end dacc;　　特殊波

49、形 　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;<

50、;/p>　　use ieee.std_logic_unsigned.all;　　entity sintra is　　port(clk4:in std_logic;　　k:in integer range 15 downto 0;　　dd4:ou

51、t integer range 255 downto 0);　　end sintra;　　architecture dacc of sintra is　　signal q: integer range 63 downto 0;　　begin</b&

52、gt;　　process(clk4)　　begin　　if (clk4'event and clk4='1') then　　q<=q+k;&l

53、t;p>　　end if;　　end process;　　process(q)　　begin　　case q is<p&g

54、t;　　when 00=>dd4<=255;　　……..　　when 63=>dd4<=247;　　when others=>null;　　end case;<

55、/p>　　end process;　　end dacc;　　分頻1Hz 　　LIBRARY IEEE;　　U

56、SE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY fp1HZ IS　　PORT(clk:in std_logic; --10M　　clk1Hz: buffer STD_LOGIC

57、);　　END fp1hz;　　ARCHITECTURE one OF fp1hz IS　　SIGNAL test: integer range 0 to 6000000;　　begin　　p

58、rocess(clk)　　begin　　if clk'event and clk='1' then　　if test<5000000 then　　test<=test+1;&

59、lt;p>　　else　　test<=0;　　clk1hz<=not clk1hz;　　end if;　　end if;&

60、lt;/b>　　end process;　　end one;　　測頻模塊 　　LIBRARY IEEE;　　USE IEEE.ST

61、D_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY freq IS　　PORT(fsin: in STD_LOGIC; 　　clk: IN STD_LOGIC; </p&g

62、t;　　dout0,dout1,dout2,dout3: OUT STD_LOGIC_VECTOR(3 DOWNTO 0));　　END freq;　　ARCHITECTURE one OF freq IS　　SIGNAL test_en: STD_LO

63、GIC; 　　SIGNAL clear: STD_LOGIC; 　　SIGNAL data: STD_LOGIC_VECTOR(15 DOWNTO 0); 　　BEGIN　　PROCESS(clk)</p

64、>　　BEGIN　　IF clk'event AND clk='1' THEN test_en<=NOT test_en;　　END IF;　　END PROCESS; </

65、p>　　clear<=NOT clk AND NOT test_en;　　PROCESS(fsin)　　BEGIN　　IF clear='1' THEN data<="0000000000000000"

66、;;　　ELSIF fsin'event AND fsin='0' 　　THEN　　IF data(15 DOWNtO 0)="1001100110011001" 　　THEN data&l

67、t;=data+"0110011001100111";　　elsIF data(11 DOWNtO 0)="100110011001" 　　THEN data<=data+"011001100111";　　ELSIF data(7 DOWNTO 0

68、)="10011001" 　　THEN data<=data+"01100111";　　ELSIF data(3 DOWNTO 0)="1001" 　　THEN data<=data+"0111";

69、　　ELSE data<=data+1;　　END IF;　　END IF;　　END PROCESS;　　PROCESS(test_en,data)

70、　　BEGIN　　IF test_en'event AND test_en='0' THEN 　　dout0<=data(3 downto 0);　　dout1<=data(7 downto 4);

71、　　dout2<=data(11 downto 8);　　dout3<=data(15 downto 12); 　　END IF; 　　END PROCESS;　　END one;

72、　　控制模塊 　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_arith.all;</p&g

73、t;　　use ieee.std_logic_unsigned.all　　entity control is　　port(sel:in std_logic_vector(1 downto 0);　　k0,k1,k2,k3:in integer range 255 downto 0;</

74、p>　　qout:out integer range 255 downto 0);　　end control;　　architecture a of control is　　begin　　process(s

75、el,k0,k1,k2,k3)　　begin　　if sel=“00” then 　　　qout<=k0;　　elsif sel=“01” then 　&l

76、t;p>　　qout<=k1;　　elsif sel=“10” then 　　　qout<=k2;　　elsif sel=“11” then 　　　qout

77、<=k3;　　end if;　　end process;　　end a;　　3.5 理論硬件調(diào)試結(jié)果　　1、不同分頻產(chǎn)生方波如圖

78、　　2、不同分頻產(chǎn)生三角波如圖　　3、不同分頻產(chǎn)生任意波如圖：　　4、不同分頻產(chǎn)生正弦波如圖：　　第四章：課程設(shè)計總結(jié)　　這次課程設(shè)計理論上的時間為一周，但是由于學(xué)校相關(guān)教學(xué)資源的沖突和結(jié)合我們實際的需求及能力，所以僅用了一天多的

79、時間，但是即使在這一周多的時間里，我們?nèi)匀灰矊W(xué)到了一些，熟悉了對軟件的基本操作，但是仍然明顯感覺自己對EDAZ知識的匱乏。　　后來聽說硬件實驗箱壞了，老師也調(diào)試了好大一會，老師檢查一下實驗箱，搞出了半邊波形，　　我們這個結(jié)果是沒有出來，但是這也反應(yīng)我們做事沒有耐心，當我們硬件不能實現(xiàn)時，我們就在那不知所措了，急來急去也不知怎樣做，我們不想著再去做什么了。

80、這樣我們不適合做事，當我們遇到問題時，我們應(yīng)該想著怎樣去解決，而不是在那里急來急去或者無所事事。當我們有了耐心我們才可以把事情解決，這樣我們在今后才有可能把事情做好，我們的人生才會越走越好。　　參考文獻　　1. 王英軍，黃小輝．數(shù)字電視新形勢下的綜合業(yè)務(wù)管理［J］．有線電視技術(shù)，2004（6）：78－80．</

81、p>　　2. 吳小強．數(shù)字電視用戶管理系統(tǒng)［J］．有線電視技術(shù)，2004（4）：83－86．　　3. ErichGamma，RichafdHelm，RalphJohnson,etal．設(shè)計模式［M］．李英軍，譯．北京：機械工業(yè)出版社，2003：199－210．　　4. 宋萬杰，羅豐，吳順君.CPLD技術(shù)及其應(yīng)用.西安：西

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