eda課程設(shè)計(jì)報(bào)告--樂(lè)曲發(fā)生器

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文檔簡(jiǎn)介

1、　　EDA課程設(shè)計(jì)　　————樂(lè)曲硬件演奏電路設(shè)計(jì)　　學(xué) 院:電子信息工程學(xué)院　　專(zhuān)業(yè)班級(jí):通信工程091501　　姓名: 　　學(xué) 號(hào):

2、 　　指導(dǎo)教師: 　　2011年12月　　目錄　　一：設(shè)計(jì)任務(wù)要求……………………………………………3　　二：總體框圖………………………

3、…………………………3　　三：選擇器件…………………………………………………4　　四：功能模塊：………………………………………………5　　1：Songer模塊………………………………………………6　　1）NoteTabs模塊（程序仿真圖）……………………6</p&

4、gt;　　2）ToneTaba模塊（程序仿真圖）……………………7　　3）Speakera模塊（程序仿真圖）……………………9　　2：div模塊（程序仿真圖）………………………………12　　3：七段譯碼器模塊（程序）………………………………14

5、　　4. 頂層設(shè)計(jì)VHDL描述songer模塊………………………16　　五：總體電路設(shè)計(jì)圖………………………………………18　　六：管腳分配…………………………………………………19　　七：結(jié)束語(yǔ)和心得體會(huì)……………………………………19　　八：參考資料………………………

6、…………………………21　　一、課題要求：　　設(shè)計(jì)一個(gè)硬件樂(lè)曲演奏電路：（1）利用數(shù)控分頻器設(shè)計(jì)硬件樂(lè)曲演奏電路。（2）利用給定的音符數(shù)據(jù)定制ROM“music”。（3）設(shè)計(jì)乘法器邏輯框圖，并在QuartusII上完成全部設(shè)計(jì)。（4）與演奏發(fā)音相對(duì)應(yīng)的簡(jiǎn)譜碼輸出在數(shù)碼管上顯示。<

7、;p>　　二、總體框圖　　該主系統(tǒng)由三個(gè)模塊：Songer.vhd、div.vhd、SEG7.Vhd(7段譯碼器)組成。　?、偈紫榷ㄖ芐onger.Vhd，此模塊包括3個(gè)小模塊，分別是NoteTabs模塊，ToneTaba模塊，Speakera模塊，此外，我們還需建立一個(gè)名為“music”的LPM_ROM模塊與

8、NoteTabs模塊連接。　?、诟鶕?jù)給出的乘法器邏輯原理圖及其模塊的VHDL描述在QUARTUS2上完成設(shè)計(jì)。③完成編譯，綜合，仿真，管腳分配，編程下載。　　1．對(duì)于模塊NoteTabs的功能描述：該模塊的功能就是定義音符數(shù)據(jù)ROM“music”隨著該模塊中的計(jì)數(shù)器控制時(shí)鐘頻率速率作加法計(jì)數(shù)時(shí)，即地址值遞增時(shí)，音符數(shù)據(jù)ROM中的音符數(shù)據(jù)。將從ROM中通過(guò)

9、ToneIndex[4..0]端口輸向ToneTaba模塊，演奏《揮著翅膀的女孩兒》《菊花臺(tái)》。在該模塊中設(shè)置了一個(gè)8位二進(jìn)制計(jì)數(shù)器（計(jì)數(shù)最大值為197），作為音符數(shù)據(jù)ROM的地址發(fā)生器。這個(gè)計(jì)數(shù)器的計(jì)數(shù)頻率為4Hz，即每一計(jì)數(shù)值的停留時(shí)間為0.25秒，恰為當(dāng)全音符設(shè)為1秒時(shí)，四四拍的4分音符持續(xù)時(shí)間。　　2．對(duì)于模塊ToneTaba，是樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查找表電路，其中設(shè)置了樂(lè)曲的全部

10、音符所對(duì)應(yīng)的分頻置數(shù)，每一音符的停留時(shí)間由音樂(lè)節(jié)拍和音調(diào)發(fā)生器模塊NoteTabs的CLK的輸入頻率決定，這些值由對(duì)應(yīng)于ToneTaba的4位輸入值Index[4..0]確定，最多有16種可選值。輸向ToneTaba中Index[4..0]的值ToneIndex[4..0]的輸出值與持續(xù)的時(shí)間由模塊NoteTabs決定。　　3．模塊Speakera是一個(gè)數(shù)控分頻器，音符的頻率可由此模塊獲得。由C

11、LK端輸入一具有較高頻率的信號(hào)，通過(guò)Speakera分頻后由SPKOUT輸出。由于直接從數(shù)控分頻器中出來(lái)的輸出信號(hào)是脈寬極窄的脈沖式信號(hào)。為了利用驅(qū)動(dòng)揚(yáng)聲器，需加一個(gè)D觸發(fā)器以均衡其占空比，頻率將是原來(lái)的1/2。Speakera對(duì)CLK輸入信號(hào)的分頻比由預(yù)置數(shù)Tone決定。SPKOUT的輸出頻率將決定每一音符的音調(diào)。　　4. SEG7 模塊是一個(gè)七段譯碼器，作用是在硬件上顯示音頻的高低，用0到7

12、分別對(duì)應(yīng)空節(jié)拍、do、ri、mi、fa、suo、la、xi，高音時(shí)，LED亮，數(shù)碼管顯示對(duì)應(yīng)數(shù)字。　　三、選擇器件　　1.EP1C12Q240C8芯片及相應(yīng)的連接設(shè)備　　2.外置揚(yáng)聲器<b&

13、gt;　　3.7段數(shù)碼管　　計(jì)算機(jī)　　LED燈一個(gè)　　四、功能模塊　　1．對(duì)于模塊Songer?！稉]著翅膀的女孩兒》《菊花臺(tái)》樂(lè)譜如下：&

14、lt;/p>　　LPM_ROM模塊　　定義音符數(shù)據(jù)ROM“music”。 Music模塊存放樂(lè)曲中的音符數(shù)據(jù)，它是利用LPM-ROM來(lái)實(shí)現(xiàn)的，將樂(lè)譜中相應(yīng)的音符放在一個(gè)連續(xù)的地址上。它首先是編寫(xiě)音符數(shù)據(jù)文件，將樂(lè)譜中相應(yīng)的音符存放在一個(gè)連續(xù)的地址上。因?yàn)?拍的時(shí)間定為1秒，提供的是4Hz的時(shí)鐘頻率（即1/4拍的整數(shù)倍），則需將這個(gè)

15、音符存儲(chǔ)在相應(yīng)次數(shù)的連續(xù)幾個(gè)地址上。然后對(duì)音符數(shù)據(jù)進(jìn)行ROM定制。　　隨著NoteTabs中的計(jì)數(shù)器按時(shí)鐘頻率速度作加法計(jì)數(shù)時(shí)，音符數(shù)據(jù)將從ROM中通過(guò)ToneIndex端口輸向ToneTaba模塊。　　2）NoteTabs模塊的程序：　　library ieee;　　u

16、se ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity NoteTabs is 　　port (clk : in std_logic;　　ToneIndex : out std_logic

17、_vector(4 downto 0));　　end;　　architecture one of NoteTabs is 　　component MUSIC　　PORT(&

18、lt;p>　　address: IN STD_LOGIC_VECTOR (7 DOWNTO 0);　　clock: IN STD_LOGIC ;　　q: OUT STD_LOGIC_VECTOR (4 DOWNTO 0)　　);<

19、;p>　　END component;　　signal Counter : std_logic_vector(7 downto 0);　　begin　　CNT8 : process(clk,Counter)

20、begin　　if Counter=138 then Counter<="00000000";　　elsif (clk'event and clk='1') then Counter<=Counter+1;end if;　　end pro

21、cess;　　u1: MUSIC port MAP (address=>Counter,q=>ToneIndex,clock=>clk);　　end;　　其仿真波形如下：　　3)

22、對(duì)于模塊ToneTaba　　ToneTaba是樂(lè)曲簡(jiǎn)譜碼對(duì)應(yīng)的分頻預(yù)置數(shù)查表電路。 　　以下為T(mén)oneTaba的模塊程序：　　library ieee;　　use ieee.std_logic_1164.all;<p

23、>　　entity ToneTaba is　　port( Index : in std_logic_vector(4 downto 0);　　CODE : out std_logic_vector(3 downto 0);　　HIGH : out std_logic;

24、;　　Tone : out std_logic_vector(10 downto 0));　　end;　　architecture one of ToneTaba is 　　begin　　Sear

25、ch: process(Index)　　begin　　case Index is 　　when "00000" => Tone<="11111111111";CODE<="0000";HIGH<

26、;='0'; --2047　　when "00001" => Tone<="01100000101";CODE<="0001";HIGH<='0'; --773　　when "00010" => Tone<=

27、"01110010000";CODE<="0010";HIGH<='0'; --912　　when "00011" => Tone<="10000001100";CODE<="0011";HIGH<='0'; --1036<

28、/p>　　when "00101" => Tone<="10010101101";CODE<="0101";HIGH<='0'; --1197　　when "00110" => Tone<="10100001010";

29、CODE<="0110";HIGH<='0'; --1290　　when "00111" => Tone<="10101011100";CODE<="0111";HIGH<='0'; --1372　　when

30、 "01000" => Tone<="10110000010";CODE<="0001";HIGH<='1'; --1410　　when "01001" => Tone<="10111001000";CODE<="0010&quo

31、t;;HIGH<='1'; --1480　　when "01010" => Tone<="11000000110";CODE<="0011";HIGH<='1'; --1542　　when "01011" =>

32、; Tone<="11000101011";CODE<="0100";HIGH<='1'; --1579　　when "01100" => Tone<="11001010110";CODE<="0101";HIGH<='1'

33、; --1622　　when "01101" => Tone<="11010000100";CODE<="0110";HIGH<='1'; --1668　　when "01110" => Tone<="110101

34、10101";CODE<="0111";HIGH<='1'; --1717　　when "01111" => Tone<="11011000000";CODE<="0001";HIGH<='1'; --1728<

35、;p>　　when "10000" => Tone<="11011101010";CODE<="0010";HIGH<='1'; --1770　　when "10001" => Tone<="11100000111";CODE<=&q

36、uot;0011";HIGH<='1'; --1799　　when others=>NULL;　　end case;　　end process;　　end;<

37、p>　　該模塊的波形圖為：　　4) 對(duì)于Speakera模塊　　音符的頻率是由該模塊獲得　　音符頻率的獲得：多個(gè)不同頻率的信號(hào)可通過(guò)對(duì)某個(gè)基準(zhǔn)頻率進(jìn)行分頻器獲得。該程序選取750KHz的基準(zhǔn)頻率。由于現(xiàn)有的高頻時(shí)鐘脈沖信號(hào)的頻率為12MHz，需對(duì)其進(jìn)行16分頻，才能獲得

38、750KHz的基準(zhǔn)頻率。對(duì)基準(zhǔn)頻率分頻后的輸出信號(hào)是一些脈寬極窄的尖脈沖信號(hào)。為提高輸出信號(hào)的驅(qū)動(dòng)能力，以使揚(yáng)聲器有足夠的功率發(fā)音，需要再通過(guò)一個(gè)分頻器(D觸發(fā)器)將原來(lái)的分頻器的輸出脈沖均衡為對(duì)稱(chēng)方波，這時(shí)的頻率將是原來(lái)的1/2，即為375KHz。　　各個(gè)音符的頻率及其對(duì)應(yīng)的分頻系數(shù)（基準(zhǔn)頻率375KHz）　　Speakera的模塊程序：</p&

39、gt;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity speakera is　　port(clk:in std_logic

40、;　　tone:in std_logic_vector(10 downto 0);　　spks:out std_logic);　　end;　　architecture one of speakera is<

41、;p>　　signal preclk,fullspks:std_logic;　　begin　　divideclk:process(clk)　　variable count4:std_logic_vector(3 downto 0);<p&g

42、t;　　begin　　preclk<='0';　　if count4>11 then preclk<='1';count4:="0000";　　elsif clk'event and clk=

43、9;1' then count4:=count4+1;　　end if;　　end process;　　genspks:process(preclk,tone)　　variable count11:std_logic_vect

44、or(10 downto 0);　　begin　　if preclk'event and preclk='1' then 　　if count11="11111111111"then count11:=tone; fullspks&

45、lt;='1';　　else count11:=count11+1;fullspks<='0';end if;　　end if;　　end process;　　delayspks:process(

46、fullspks)　　variable count2 :std_logic;　　begin　　if fullspks'event and fullspks ='1' then count2:=not count2;<p&g

47、t;　　if count2='1' then spks<='1';　　else spks<='0';end if;　　end if;　　end process;<b&g

48、t;　　end;　　speakera的仿真圖如下：　　2.div模塊　　由于我們所使用的硬件設(shè)備不能滿足我們所需要的兩個(gè)CLK輸出的頻率，所以我們使用一個(gè)分頻器來(lái)實(shí)現(xiàn)把一個(gè)50MHz的晶體振蕩頻率分成一個(gè)12MHz，一個(gè)8Hz兩個(gè)分頻率，再把兩個(gè)頻率分別給

49、所需的兩個(gè)模塊，div模塊的程序：　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　ENTITY div IS<

50、b>　　PORT(　　clk :IN STD_LOGIC; 　　CLK12MHz,CLK8Hz: OUT std_logic);　　END div;　　ARCHITECTURE one of div is&

51、lt;/p>　　begin　　nana:process(clk)　　variable cnt:integer range 0 to 2;　　variable tmp:std_logic;

52、　begin　　if(clk'event and clk='1')then　　if cnt>=1 then　　cnt:=0;　　tmp:=not tmp;<

53、;p>　　else　　cnt:=cnt+1;　　end if;　　end if;　　CLK12MHz<=tmp;<p

54、>　　end process nana;　　nbnb:process(clk)　　variable cnt:integer range 0 to 3125000;　　variable tmp:std_logic;　　begin&

55、lt;/p>　　if(clk'event and clk='1')then　　if cnt>=3124999 then　　cnt:=0;　　tmp:=not tmp;<b

56、>　　else　　cnt:=cnt+1;　　end if;　　end if;　　CLK8Hz<=tmp;　　end pro

57、cess nbnb;　　end one;　　此程序的仿真圖為：　?。ㄓ捎贑LK8Hz過(guò)于小，所以在仿真圖中看不到）　　地址線分配<

58、;p>　　3.七段數(shù)碼管模塊　　此時(shí)VGA的狀態(tài)為0010　　此部分程序應(yīng)用我們前面用過(guò)的SEG7模塊即可實(shí)現(xiàn)，程序?yàn)椋?lt;/p>　　library ieee;　　use ieee.std_logic_1164.all;

59、;　　use ieee.std_logic_unsigned.all;　　ENTITY SEG7 IS　　PORT(num:IN std_logic_vector(3 downto 0);　　A:OUT std_logic;　　B:OUT std_l

60、ogic;　　C:OUT std_logic;　　D:OUT std_logic;　　E:OUT std_logic;　　F:OUT std_logic;　　G:OUT std_logic;

61、;　　DP:OUT std_logic　　);　　END SEG7;　　ARCHITECTURE fun OF SEG7 IS　　signal led:std_logic_vector(6 dow

62、nto 0);　　BEGIN　　A<=led(6);　　B<=led(5);　　C<=led(4);　　D<=led(3);

63、　E<=led(2);　　F<=led(1);　　G<=led(0);　　DP<='0';　　led<="1111110"when num="0000&quo

64、t;else　　"0110000"when num="0001"else　　"1101101"when num="0010"else　　"1111001"when num="0011"else&

65、lt;/p>　　"0110011"when num="0100"else　　"1011011"when num="0101"else　　"1011111"when num="0110"else</p&g

66、t;　　"1110000"when num="0111"else　　"1111111"when num="1000"else　　"1111011"when num="1001"else<

67、;p>　　"1110111"when num="1010"else　　"0011111"when num="1011"else　　"1001110"when num="1100"else

68、　"0111101"when num="1101"else　　"1001111"when num="1110"else　　"1000111"when num="1111";

69、END fun;　　4.頂層設(shè)計(jì)VHDL描述 songer 模塊　　Songer模塊就是頂層設(shè)計(jì)文件，所有的模塊都由它調(diào)用。　　該Songer模塊的程序?yàn)?　　library ieee;　　use ieee.s

70、td_logic_1164.all;　　entity Songer is 　　port( CLK12MHZ : in std_logic;　　CLK8HZ : in std_logic;　　CODE1 : out std_logic_vector(3 downto 0);

71、　　HIGH1 : out std_logic;　　SPKOUT : out std_logic);　　end;　　architecture one of Songer is 　　compon

72、ent NoteTabs is 　　port (clk : in std_logic;　　ToneIndex : out std_logic_vector(3 downto 0));　　end component;　　component ToneTaba

73、;　　port( Index : in std_logic_vector(3 downto 0);　　CODE : out std_logic_vector(3 downto 0);　　HIGH : out std_logic;　　Tone : out std_logic_vector(10

74、 downto 0));　　end component;　　component Speakera　　port(clk : in std_logic;　　Tone : in std_logic_vector(10 downto 0);

75、;　　SpkS : out std_logic);　　end component;　　signal Tone : std_logic_vector(10 downto 0);　　signal ToneIndex : std_logic_vector(3 downto 0); <p&

76、gt;　　begin　　u1:NoteTabs port map (clk=>CLK8HZ,ToneIndex=>ToneIndex);　　u2: ToneTaba port map (Index=>ToneIndex,Tone=>Tone,CODE=>CODE1,HIGH=>H

77、IGH1);　　u3: Speakera port map (clk=>CLK12MHZ,Tone=>Tone,SpkS=>SPKOUT);　　end;　　頂層設(shè)計(jì)的仿真結(jié)果如下：　　將Songer模塊設(shè)為當(dāng)前文件，

78、進(jìn)行編譯，編譯成功：　　五、總體設(shè)計(jì)電路圖　　六．管腳分配　　電路的頂層文件管腳分配圖如下：　　連線及下載在硬件電路上實(shí)現(xiàn)此程序 CLK接50MHz晶振輸入，高音HIGH接IO9，然后再與

79、LED連接，SPKOUT接IO10，然后與揚(yáng)聲器連接。　　下載頂層文件前，此前必須對(duì)ROM進(jìn)行全局編譯　　七、結(jié)束語(yǔ)和心得體會(huì) 　　在這兩三周的時(shí)間里，通過(guò)去圖書(shū)館查找EDA設(shè)計(jì)與實(shí)踐，及關(guān)于FPGA設(shè)計(jì)實(shí)踐教程方面的圖書(shū)（相關(guān)的書(shū)籍有數(shù)字邏輯EDA設(shè)計(jì)與設(shè)計(jì)及CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐教程）。然后又在

80、網(wǎng)上廣泛查找關(guān)于此類(lèi)的文檔或者其他相關(guān)的資料，一開(kāi)始的時(shí)候當(dāng)查找到這些相關(guān)的資料之后就以為萬(wàn)事大吉了，只有將相關(guān)的程序復(fù)制下，再按照視頻上的教程那樣，保存、建立項(xiàng)目工程、運(yùn)行程序、建立頂層模塊等等類(lèi)型的就行了，覺(jué)得很簡(jiǎn)單。　　可是當(dāng)真的操作起來(lái)就發(fā)現(xiàn)遇到了許多的困難，首先填寫(xiě)MUSIC文件表格里的512個(gè)數(shù)字就很累，不過(guò)這只是體力活，不是很傷腦筋，可是那個(gè)剛弄完了之后我卻又遇到了問(wèn)題，那就是將N

81、OTETABS模塊程序復(fù)制到Quartus2的界面上后再運(yùn)行其程序時(shí)才發(fā)現(xiàn)有很多的錯(cuò)誤，開(kāi)始的時(shí)候一直不清楚怎么解決這些錯(cuò)誤，還后來(lái)同學(xué)幫忙才發(fā)現(xiàn)原來(lái)，文檔在程序中應(yīng)用中文說(shuō)明時(shí)沒(méi)有加說(shuō)明符，軟件無(wú)法識(shí)別才導(dǎo)致很多錯(cuò)誤，不過(guò)這么疑難解除后卻還遇到一個(gè)問(wèn)題是“1:music port map(address=>counter,q=>toneindex,inclock=>clk);”錯(cuò)誤提示是在文件夾中無(wú)法查找到文件<

82、;/p>　　名為“MUSIC”的文件，可是明明我們已經(jīng)在NOTETABS模塊里的文件夾里建立一個(gè)MUSIC.mif文件，可是卻無(wú)法識(shí)別，我在和同學(xué)苦苦查找都無(wú)果的情況下去詢(xún)問(wèn)了老師，而且我在做這個(gè)EDA課程設(shè)計(jì)的時(shí)候發(fā)現(xiàn)很多看似很簡(jiǎn)單的事情，只要錯(cuò)了一點(diǎn)點(diǎn)（哪怕是錯(cuò)了一個(gè)字母）這個(gè)程序也無(wú)法運(yùn)行，做我們這些程序員的要求我們無(wú)論做什么事都需要一絲不茍的思路和認(rèn)真的心態(tài)，而且在查找資料的時(shí)候我發(fā)現(xiàn)很多以前看到的電

83、子創(chuàng)新作品都是用到了我學(xué)的EDA技術(shù)的，而且當(dāng)這個(gè)課設(shè)做出來(lái)了成果，看到了頂層模塊的仿真圖形之后我有一種無(wú)法形容的喜悅，很多事物看似簡(jiǎn)單，可是當(dāng)自己真的做出了它的真實(shí)結(jié)果時(shí)，自己不僅發(fā)現(xiàn)自己在不知不覺(jué)中學(xué)會(huì)了很多關(guān)于EDA的知識(shí)點(diǎn)，而且增強(qiáng)了自己的自信心。所以我覺(jué)得做這個(gè)EDA課程設(shè)計(jì)對(duì)我以后的思維方式和增加我對(duì)本專(zhuān)業(yè)的興趣還是很有幫助的，總體感覺(jué)還是很不錯(cuò)的。　　八．參考資料

84、　　【1】潘松，黃繼業(yè)。EDA技術(shù)與 VHDL（第三版）.北京：清華大學(xué) 出版社，2009.　　【2】陳賾。CPLD/FPGA與ASIC設(shè)計(jì)實(shí)踐課程（第二版）。北京：科學(xué)出版社，2010.　　【3】劉昌華，張希。數(shù)字邏輯EDA設(shè)計(jì)與實(shí)踐（第二版）。北京：國(guó)防工業(yè)出版社，2009。</p&

眾賞文庫(kù)> 全部分類(lèi)> 畢業(yè)設(shè)計(jì)

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