eda課程設(shè)計--基于fpga的dds信號發(fā)生器設(shè)計

1、<p>　　電氣與電子信息工程學(xué)院</p><p>　　電子技術(shù)課程設(shè)計報告</p><p>　　名 稱：基于FPGA的DDS信號發(fā)生器設(shè)計 </p><p>　　專業(yè)名稱：　 　 電子信息工程 　 　 </p><p>　　班 級： 電子信息工程2010級本科（2）班 <

2、/p><p>　　完成時間：2013年1月9日</p><p><b>　　摘要</b></p><p>　　本次課程設(shè)計利用正負(fù)十二伏的直流電源，開發(fā)板和最小系統(tǒng)板做出DDS信號發(fā)生器，要求可以輸出三角波，正弦波，鋸齒波，方波四種波形，并且通過撥碼開關(guān)改變其輸出波形及輸出的頻率和幅度。此外，能產(chǎn)生ASK、FSK和PSK等調(diào)制信號，輸出用12864

3、液晶顯示信號的波形、頻率和幅度。輸出頻率范圍控制在0HZ——500KHZ之間以0.1HZ步進(jìn)，輸出幅度控制在0Vp_p——10Vp_p之間以0.1V進(jìn)行步進(jìn)。其電路采用FPGA器件為控制核心，采用數(shù)字合成技術(shù)，通過對四種波形輸出進(jìn)行控制 ，包括幅度控制和頻率控制 ，通過DAC0832將數(shù)字信號轉(zhuǎn)換成模擬信號，實現(xiàn)波形的輸出。在本次課程設(shè)計中，我主要負(fù)責(zé)開發(fā)板上撥碼開關(guān)部分，類似于矩陣鍵盤功能，利用撥碼開關(guān)來切換波形并改變輸出幅值和頻率。

4、</p><p>　　關(guān)鍵詞：DDS信號發(fā)生器，最小系統(tǒng)板，F(xiàn)PGA,撥碼開關(guān)</p><p><b>　　ABSTRACT</b></p><p>　　In this paper, an arbitrary waveform generator is designed based on the theory of direct digital

5、 synthesis (DDS) and on the analysis of the performance of the output signal. The thesis analyses the principle of DDS and the performance of output signals. An arbitrary waveforms generator Which can generate the triang

6、le waveform，saw tooth waveform, FM，PM，AM, burst waveform and other waveforms is designed with FPGA.，Arbitrary waveforms can be downloaded to the arbitrary waveforms generator via seri</p><p>　　Keywords:DDS

7、Signalgenerator ，The minimum system board，F(xiàn)PGA，Dial switch</p><p>　　1.方案選擇與方案論證</p><p><b>　　數(shù)據(jù)輸入：</b></p><p>　　方案一：4x4矩陣鍵盤</p><p>　　優(yōu)點：由8個I\O口檢測16個按鍵，可以大大節(jié)省

8、I\O口資源。</p><p>　　缺點：控制時序較復(fù)雜，增加編程和調(diào)試的難度。</p><p><b>　　方案二：獨立按鍵</b></p><p>　　優(yōu)點：控制時序較簡單，較易于編程與調(diào)試。</p><p>　　缺點：比較浪費I\O口資源。</p><p><b>　　方案三：撥碼

9、開關(guān)</b></p><p>　　優(yōu)點：控制時序簡單，易于編程和調(diào)試。</p><p>　　缺點：比較浪費I\O口資源。</p><p>　　通過比較各種因素，我選擇方案一，</p><p><b>　　波形輸出：</b></p><p>　　方案一：存儲波形數(shù)據(jù)的ROM/RAM +

10、DAC0832</p><p><b>　　優(yōu)點：</b></p><p><b>　　可以顯示復(fù)雜波形</b></p><p>　　可以有效控制輸出波形的頻率，幅度及相位</p><p>　　節(jié)省FPGA內(nèi)部的邏輯資源</p><p><b>　　可以簡單的切換波

11、形</b></p><p>　　使波形輸出方式單一化，降低了編程難度</p><p>　　缺點：要消耗一定的ROM/RAM資源</p><p>　　方案二：存儲波形數(shù)據(jù)的ROM/RAM + 分頻器輸出矩形波 + DAC0832</p><p><b>　　優(yōu)點：</b></p><p>

12、;　　1.可以顯示復(fù)雜波形</p><p>　　2.可以有效控制輸出波形的頻率，幅度及相位</p><p>　　3.節(jié)省FPGA內(nèi)部的邏輯資源</p><p>　　4.可以較簡單的切換波形</p><p>　　缺點：矩形波的頻率，幅度和相位的調(diào)節(jié)需要另設(shè)相位累加電路，消耗一定的邏輯資源</p><p>　　方案三：ca

13、se語句 + 分頻器輸出矩形波 + DAC0832</p><p>　　優(yōu)點：在數(shù)據(jù)傳輸?shù)姆磻?yīng)速度上，在所需速度很快時占優(yōu)勢</p><p><b>　　缺點：</b></p><p>　　大量浪費FPGA內(nèi)部的邏輯資源</p><p>　　波形數(shù)據(jù)較大時，會給代碼的調(diào)試和維護(hù)帶來不便。</p><p

14、>　　方案四：存儲波形數(shù)據(jù)的ROM/RAM + 分頻器輸出矩形波 + 計數(shù)器輸出鋸齒波和三角波 + DAC0832</p><p><b>　　優(yōu)點：</b></p><p>　　1.可以顯示復(fù)雜波形</p><p>　　2.可以有效控制輸出波形的頻率，幅度及相位</p><p>　　缺點：每種波形都需要另設(shè)相位累

15、加電路來控制其頻率，相位和幅度，消耗較多的邏輯資源</p><p>　　方案五：case語句 + 分頻器輸出矩形波 + 計數(shù)器輸出鋸齒波和三角波 + DAC0832。</p><p>　　優(yōu)點：在數(shù)據(jù)傳輸?shù)姆磻?yīng)速度上，在所需速度很快時占優(yōu)勢。</p><p><b>　　缺點：</b></p><p>　　1.大量浪費F

16、PGA內(nèi)部的邏輯資源。</p><p>　　2.波形數(shù)據(jù)較大時，會給代碼的調(diào)試和維護(hù)帶來不便。</p><p>　　為了減小設(shè)計周期，減小編程難度，便于后期的調(diào)試工作，而且能方便的對幅度和頻率進(jìn)行調(diào)節(jié)，我選擇方案一。</p><p><b>　　2.系統(tǒng)功能與原理</b></p><p>　　1 DDS的基本原理<

17、;/p><p>　　DDS技術(shù)是一種把一系列數(shù)字量形式的信號通過DAC轉(zhuǎn)換成模擬量形式的信號的合成技術(shù)，它是將輸出波形的一個完整的周期、幅度值都順序地存放在波形存儲器中，通過控制相位增量產(chǎn)生頻率、相位可控制的波形。DDS電路一般包括基準(zhǔn)時鐘、相位增量寄存器、相位累加器、波形存儲器、D/A轉(zhuǎn)換器和低通濾波器（LPF）等模塊，如圖1.1所示。</p><p>　　相位增量寄存器寄存頻率控制數(shù)據(jù)，相

18、位累加器完成相位累加的功能，波形存儲器存儲波形數(shù)據(jù)的單周期幅值數(shù)據(jù)，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值數(shù)據(jù)轉(zhuǎn)化為所要求合成頻率的模擬量形式信號，低通濾波器濾除諧波分量。</p><p>　　整個系統(tǒng)在統(tǒng)一的時鐘下工作，從而保證所合成信號的精確。每來一個時鐘脈沖，相位增量寄存器頻率控制數(shù)據(jù)與累加寄存器的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸出端。這樣，相位累加器在參考時鐘的作用下，進(jìn)行線性相位累加，

19、當(dāng)相位累加器累加滿量時就會產(chǎn)生一次溢出，完成一個周期性的動作，這個周期就是DDS合成信號的一個頻率周期，累加器的溢出頻率就是DDS輸出的信號頻率。</p><p>　　相位累加器輸出的數(shù)據(jù)的高位地址作為波形存儲器的地址，從而進(jìn)行相位到幅值的轉(zhuǎn)換，即可在給定的時間上確定輸出的波形幅值。</p><p>　　圖1-1:DDS原理圖 </p><p>　　波形存儲器產(chǎn)生的

20、所需波形的幅值的數(shù)字?jǐn)?shù)據(jù)通過D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬信號，經(jīng)過低通濾波器濾除不需要的分量以便輸出頻譜純凈的所需信號。信號發(fā)生器的輸出頻率fo可表示為：</p><p>　　( 1.1) </p><p>　　式中為系統(tǒng)時鐘，為系統(tǒng)分辨率，N為相位累加器位數(shù)，M為相位累加器的增量。</p><p>　　參數(shù)確定及誤差分析.</p>&l

21、t;p><b>　　2 參數(shù)確定</b></p><p>　　首先確定系統(tǒng)的分辨率，最高頻率，及最高頻率下的最少采樣點數(shù)根據(jù)需要產(chǎn)生的最高頻率以及該頻率下的最少采樣點數(shù)，由公式</p><p><b>　　(1.2)</b></p><p>　　確定系統(tǒng)時鐘的下限值。同時又要滿足分辨率計算公式</p>

22、<p><b>　　(1.3)</b></p><p><b>　　綜合考慮決定的值。</b></p><p>　　選定了的值后，則由公式(1.3)可得＝,據(jù)此可確定相位累加器位數(shù)N。</p><p><b>　　然后由最高輸出頻率</b></p><p><

23、;b>　　(1.4)</b></p><p>　　推出M＝，得出相位增量寄存器為S位。</p><p>　　確定波形存儲器的地址位數(shù)W，本系統(tǒng)中決定寄存?zhèn)€數(shù)據(jù)值，因此RAM地址為Z位。</p><p>　　一般選用FPGA/CPLD器件作為DDS的實現(xiàn)器件，對于D/A轉(zhuǎn)換器的選擇，首先要考慮到D/A轉(zhuǎn)換器的轉(zhuǎn)換速率。要實現(xiàn)所需的頻率，D/A的轉(zhuǎn)換速

24、度要大于，然后根據(jù)D/A轉(zhuǎn)換器字長所帶來的誤差，決定D/A的位數(shù)。由此選擇D/A轉(zhuǎn)換器的型號。</p><p><b>　　3.硬件設(shè)計</b></p><p>　　1 .DDS基本原理DDS建立在采樣定理基礎(chǔ)上，首先對需要產(chǎn)生的波形進(jìn)行采樣，將采樣值數(shù)字化后存入存儲器作為查找表，然后通過查表讀取數(shù)據(jù)，再經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換為模擬量，將保存的波形重新合成出來。DDS基

25、本原理框圖如圖1所示。 除了濾波器(LPF)之外，DDS系統(tǒng)都是通過數(shù)字集成電路實現(xiàn)的，易于集成和小型化。系統(tǒng)的參考時鐘源通常是一個具有高穩(wěn)定性的晶體振蕩器，為各組成部分提供同步時鐘。頻率控制字(FSW)實際上是相位增量值(二進(jìn)制編碼)作為相位累加器的累加值。相位累加器在每一個參考時鐘脈沖輸入時，累加一次頻率 字，其輸出相應(yīng)增加一個步長的相位增量。由于相位累加器的輸出連接在波形存儲器(ROM)的地址線上，因此其輸出的改變就相當(dāng)

26、于查表。這樣就可以通過查表 把存儲在波形存儲器內(nèi)的波形抽樣值(二進(jìn)制編碼)查找出來。ROM的輸出送到D/A轉(zhuǎn)換器，經(jīng)D/A轉(zhuǎn)換器轉(zhuǎn)換成模擬量輸出。</p><p>　　撥碼開關(guān)（BS系列，BP系列）</p><p>　　撥碼開關(guān)是一種用來操作控制的地址開關(guān)，采用的是0/1的二進(jìn)制編碼原理，通俗的說也就是一款能用手撥動的微型的開關(guān)。撥碼開關(guān)種類較多，本次課程設(shè)計主要利用BS系列撥碼開關(guān)，其特

27、點為：本體比較大，撥動推扭用手直接撥動起來很方便。這款的腳間距只有一種2.54mm的，有直插跟貼片之分，不過直插的用得很多，貼片的很少見。</p><p>　　圖2 撥碼開關(guān)原理圖</p><p>　　信號發(fā)生器系統(tǒng)總體方案設(shè)計 該設(shè)計以FPGA開發(fā)平臺為核心，將各波形的幅值/相位量化數(shù)據(jù)存儲在ROM內(nèi)，按照設(shè)定頻率，以相應(yīng)頻率控制字k為步進(jìn)，對相位進(jìn)行累加，以累加相位值作

28、為地址碼讀取存放在存儲器內(nèi)的波形數(shù)據(jù)，經(jīng)D/A轉(zhuǎn)換和幅度控制、濾波即可得到所需波形。波形發(fā)生器采取全數(shù)字化結(jié)構(gòu)，用硬件描述語言Verilog 設(shè)計實現(xiàn)其頻率可調(diào)可顯示。經(jīng)開發(fā)平臺的D/A轉(zhuǎn)化和外加濾波整形處理波形數(shù)據(jù)，理論上能夠?qū)崿F(xiàn)任意頻率的各種波形。系統(tǒng)按工作原理和控制對象的先后分為三個功能單元：波形數(shù)據(jù)產(chǎn)生單元、D/A轉(zhuǎn)化單元和濾波整形處理單元。波形數(shù)據(jù)產(chǎn)生單元除具有波形數(shù)據(jù)輸出功能外，還有頻率設(shè)置和輸出顯示功能。波形信號輸出頻率范

29、圍控制在0HZ——500KHZ之間以0.1HZ步進(jìn)，輸出幅度控制在0Vp_p——10Vp_p之間以0.1V進(jìn)行步進(jìn)。D/A轉(zhuǎn)換單元負(fù)責(zé)對從ROM表里讀取的波形數(shù)據(jù)進(jìn)行D/A轉(zhuǎn)換，對D/A 轉(zhuǎn)換器件的選用從建立時間、位數(shù)、轉(zhuǎn)化誤差和轉(zhuǎn)換時間等四個方面考慮。 </p><p>　　4.軟件設(shè)計 </p><p><b>　　VHDL程序設(shè)計</b></p

30、><p>　　系統(tǒng)軟件的主要任務(wù)是：將送入的頻率，相位差控制字，控制輸出波形種類進(jìn)處理得到三種不同的波形，頻率和相位差。</p><p>　　首先是對DDS子程序進(jìn)行設(shè)計，利用類屬語句對輸入頻率字，相位字，累加器，正弦ROM表的地址位寬和數(shù)據(jù)進(jìn)行說明，軟件的主要任務(wù)是在累加器中按輸入的頻率字進(jìn)行循環(huán)累加，將截斷的數(shù)據(jù)與輸入的相位字進(jìn)行累加。</p><p><b&

31、gt;　　總程序流程設(shè)計圖</b></p><p>　　圖2—1 總程序流程圖</p><p><b>　　子程序流程圖</b></p><p>　　圖2—2 子程序流程圖</p><p><b>　　5.結(jié)果分析：</b></p><p>　　利用DDS信號發(fā)生

32、器輸出的波形</p><p><b>　　1.方波 </b></p><p><b>　　2.三角波</b></p><p><b>　　3.正弦波</b></p><p>　　分析：波形形狀均良好，未出現(xiàn)明顯失真。在實測中，波形數(shù)字的誤差相對很小。由于濾波整形電路存在高頻

33、耦合通路，產(chǎn)生線間串?dāng)_，對濾波效果形成了不利影響，因此濾波器設(shè)計必須滿足頻帶寬，截止特性好，抗干擾性強(qiáng)等特性。</p><p><b>　　6.設(shè)計小結(jié)：</b></p><p>　　通過本次設(shè)計，使我對DDS原理和verilog語言有了更深的了解在這次課程設(shè)計中，主要通過撥碼開關(guān)和FPGA主頻的的硬件調(diào)試工作，通過對撥碼開關(guān)的不斷調(diào)試，不斷的改進(jìn)是其能夠完成順利的完

34、成對波形類型的輸出，如：三角波、方波、正弦波。同時，還可以對其進(jìn)行頻率的調(diào)試，使其能在HZ——500KHZ之間以0.1HZ步進(jìn)，輸出幅度可在0Vp_p——10Vp_p之間以0.1V進(jìn)行步進(jìn)。以直接數(shù)字頻率合成技術(shù)(DDS)為基礎(chǔ)的波形信號發(fā)生器工作原理和設(shè)計過程，并在FPGA實驗平臺上設(shè)計實現(xiàn)了滿足各功能指標(biāo)的信號發(fā)生器。系 統(tǒng)硬件除需外加濾波整形電路外，其余部分均可在FPGA開發(fā)實驗系統(tǒng)KH－310上集成開發(fā)，系統(tǒng)軟件可在Quartu

35、s下編寫代碼，實現(xiàn)數(shù)據(jù)信息處理和 控制操作等功能。整體開發(fā)環(huán)境成熟，應(yīng)用工具齊全，隨著FPGA性價比的不斷提高，基于FPGA平臺開發(fā)信號發(fā)生器將逐步走向標(biāo)準(zhǔn)化、規(guī)模化。</p><p><b>　　參考文獻(xiàn)：</b></p><p>　　[1] 潘志浪，基于FPGA的DDS信號源設(shè)計：[碩士論文]，武漢：武漢理工大學(xué)通信與信息系統(tǒng)專業(yè)，2007</p>

36、<p>　　[2] 姜雪松、張海風(fēng)，可編程邏輯器件和EDA設(shè)計技術(shù)，北京：機(jī)械工業(yè)出版社，2006</p><p>　　[3] 于楓、張麗英、廖宗建，ALTERA可編程邏輯器件應(yīng)用技術(shù)，北京：科學(xué)出版社，2004 </p><p><b>　　附錄1</b></p><p>　　FPGA底層設(shè)計原理圖</p><

37、;p><b>　　附錄2</b></p><p><b>　　附錄3</b></p><p>　　1. 利用撥碼開關(guān)控制波形的程序</p><p>　　module MKEY(CLK,CLKC,inDB,outDB,DATA);</p><p>　　input CLKC;</p>

38、<p>　　input CLK;//devided clock source</p><p>　　output reg [7:0]DATA;//result</p><p>　　output reg [3:0]outDB;//KEY output</p><p>　　input [3:0]inDB;// KEY input</p><

39、p>　　reg [3:0]temp_a;</p><p>　　reg [3:0]temp_b;</p><p>　　reg [3:0]temp_c;</p><p>　　reg [1:0]counter_o;//output counter</p><p>　　reg [1:0]counter_i;</p><p&g

40、t;　　always@(posedge CLK)begin</p><p>　　if(counter_o <= 2'b10)</p><p>　　counter_o <= counter_o + 1;</p><p><b>　　else</b></p><p>　　counter_o <= 2

41、'b00;</p><p><b>　　end</b></p><p>　　always@(posedge CLKC)begin</p><p>　　if(counter_i <= 2'b01)</p><p>　　counter_i <= counter_i + 1;</p>

42、<p><b>　　else</b></p><p>　　counter_i <= 2'b00;</p><p><b>　　end</b></p><p>　　always@(posedge CLK)begin</p><p>　　case(counter_o)</p

43、><p>　　2'b00:outDB <= 4'b1110;</p><p>　　2'b01:outDB <= 4'b1101;</p><p>　　2'b10:outDB <= 4'b1011;</p><p>　　2'b11:outDB <= 4'b011

44、1;</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p>　　always@(negedge CLKC)begin</p><p>　　case(counter_i)</p><p>　　2'b00:temp

45、_a <= inDB;</p><p>　　2'b01:temp_b <= temp_a;</p><p>　　2'b10:temp_c <= temp_b;</p><p><b>　　default:;</b></p><p><b>　　endcase</b>

46、</p><p><b>　　End</b></p><p>　　always@(negedge CLKC)begin</p><p>　　if(inDB != 4'b1111)begin</p><p>　　if(temp_c == inDB)begin</p><p>　　DATA[3

47、:0] <= inDB;</p><p>　　DATA[7:4] <= outDB;end</p><p><b>　　else</b></p><p>　　DATA <= DATA;</p><p><b>　　end</b></p><p><b&

48、gt;　　End</b></p><p><b>　　Endmodule</b></p><p>　　2.獨立鍵盤控制程序</p><p>　　moduleMKEY_CONTROL(CLK50M,F,MOD,V,WR,CS,DB,inDB,outDB,RST);</p><p>　　input CLK50M;

49、//clock source</p><p>　　input RST;</p><p>　　output reg[15:0]F;//ping lv</p><p>　　output reg[1:0]MOD;//wave</p><p>　　output reg[7:0]V;//voltage 0~50</p><p>

50、　　input [3:0]outDB;//KEY output</p><p>　　input [3:0]inDB;// KEY input//input Y;//xiang wei</p><p>　　output WR;</p><p>　　output CS;</p><p>　　output [7:0]DB;</p>

51、<p>　　wire [7:0]DATA;</p><p>　　reg [4:0]SIGNAL;</p><p>　　reg INITIAL;</p><p><b>　　wire CLK;</b></p><p>　　wire CLKC;</p><p>　　wire CLKAS;&l

52、t;/p><p>　　DAC_CONTROL dac_control(CLK50M,F,MOD,V,WR,CS,DB);</p><p>　　DivClk clk_test(CLK50M,5000,CLK);//clock 10kHz -- 100us</p><p>　　DivClk clk_addsub(CLK50M,25000000,CLKAS);</p&

53、gt;<p>　　parameter key0=8'hfe;</p><p>　　parameter key1=8'hfd;</p><p>　　parameter key2=8'hfb;</p><p>　　parameter key3=8'hf7;</p><p>　　parameter ke

54、y4=8'hef;</p><p>　　parameter key5=8'hdf;</p><p>　　parameter key6=8'hbf;</p><p>　　parameter key7=8'h7f;</p><p>　　parameter key8=8'hbe;</p><

55、;p>　　parameter key9=8'hbd;</p><p>　　parameter keya=8'hbb;</p><p>　　parameter keyb=8'hb7;</p><p>　　parameter keyc=8'h7e;</p><p>　　parameter keyd=8'

56、;h7d;</p><p>　　parameter keye=8'h7b;</p><p>　　parameter keyf=8'h77;</p><p>　　assign DATA[3:0] = inDB;</p><p>　　assign DATA[7:4] = outDB;</p><p>　　a

57、lways@(posedge CLKAS)</p><p><b>　　begin</b></p><p>　　//WEI_OUT <= 8'hff;//initation</p><p>　　if(RST == 1'b1)begin</p><p>　　F <= 16'd100;&l

58、t;/p><p>　　V <= 8'd25;</p><p>　　MOD <= 2'b01;</p><p><b>　　End</b></p><p>　　case(DATA)</p><p>　　key0:MOD <= 2'b00;//0</p>

59、;<p>　　key1:MOD <= 2'b01;//1</p><p>　　key2:MOD <= 2'b10;//2</p><p>　　key3:MOD <= 2'b11;//3</p><p>　　key4:F <= 500;//4</p><p>　　key5:F <

60、;= 1000;//5</p><p>　　key6:V <= 10;//6</p><p>　　key7:V <= 40;//7</p><p><b>　　endcase</b></p><p><b>　　end</b></p><p><b>