課程設(shè)計---數(shù)字鐘的設(shè)計

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文檔簡介

1、　　數(shù)字電路課程設(shè)計　　院系：創(chuàng)新實驗學院　　專業(yè)：電子信息工程　　姓名： 　　學號： 　　完成日期：2009-12-24

2、　　數(shù)字鐘的設(shè)計　　一、系統(tǒng)功能概述　?。ㄒ唬?、系統(tǒng)實現(xiàn)的功能：　　1、具有“時”、“分”、“秒”的十進制數(shù)字顯示（小時從00 ~ 23）。　　2、具有手

3、動校時、校分、校秒的功能。　　3、有定時和鬧鐘功能，能夠在設(shè)定的時間發(fā)出鬧鈴聲。　　4、能進行整點報時。從59分50秒起，每隔2秒發(fā)一次低音“嘟”的信號，連續(xù)5次，最后一次為高音“嘀”的信號。　?。ǘ?、各項設(shè)計指標：　　1、顯示部分采用的6個LED顯示器，從高位至低位分

4、別顯示時、分、秒。　　2、有一個設(shè)置調(diào)鬧鐘定時時間、正常時間的按鈕，選擇調(diào)的對象。　　3、有三個按鈕分別調(diào)時、分、秒的時間。　　4、有一個按鈕用作開啟/關(guān)閉鬧鈴。　　5、另外需要兩個時鐘信號來給系統(tǒng)提供脈沖信號，使時鐘和鬧鐘正常工作，分別為1Hz、1kHz的脈沖。<

5、/p>　　二、系統(tǒng)組成以及系統(tǒng)各部分的設(shè)計　　1、系統(tǒng)結(jié)構(gòu)描述 //要求：系統(tǒng)（或頂層文件）結(jié)構(gòu)描述，各個模塊（或子程序）的功能描述；　　系統(tǒng)的頂層文件：　　頂層文件圖：（見下頁）　　各

6、模塊的解釋：　?。?）、7個輸入量clk_1khz、clk_1hz、key_slt、key_alarm、sec_set、min_set、hour_set：　　其中clk_1khz為鬧鈴模塊提供時鐘，處理后能產(chǎn)生“嘟”、“嘀”和變化的鬧鈴聲音；clk_1hz為計時模塊提供時鐘信號，每秒計數(shù)一次；key_slt選擇設(shè)置對象：定時或正常時間

7、；key_alarm能夠開啟和關(guān)閉鬧鈴；sec_set、min_set、hour_set用于設(shè)置時間或定時，與key_slt相關(guān)聯(lián)。各按鍵輸出為脈沖信號。　　（2）、CNT60_A_SEC模塊：　　這個模塊式將clk_1hz這個時鐘信號進行60進制計數(shù)，并產(chǎn)生一個分鐘的觸發(fā)信號。該模塊能將當前計數(shù)值實時按BCD碼的格式輸出。將該輸出接到兩位LED數(shù)碼后能

8、時時顯示秒的狀態(tài)。通過alarm_clk可以選擇設(shè)置對象為時間還是定時值。在設(shè)置時間模式上，key上的一個輸入脈沖可以將clk的輸入信號加一。在設(shè)置定時模式上，key上的脈沖只修改定時值，不影響時間脈沖clk的狀態(tài)。　　同時該模塊具有兩個輸出口out_do、out_di來觸發(fā)整點報時的“嘟”、“嘀”聲音。　?。?）、CNT60_A_MIN模塊：</

9、p>　　這個模塊式將CNT60_A_SEC的輸出信號進行60進制計數(shù)，并產(chǎn)生一個時位的觸發(fā)信號。該模塊能將當前計數(shù)值實時按BCD碼的格式輸出。將該輸出接到兩位LED數(shù)碼后能時時顯示分的狀態(tài)。通過alarm_clk可以選擇設(shè)置對象為時間還是定時值。在設(shè)置時間模式上，key上的一個輸入脈沖可以將clk的輸入信號加一。在設(shè)置定時模式上，key上的脈沖只修改定時值，不影響時間脈沖clk的狀態(tài)。

10、　　同時該模塊具有三個輸出口out_do、out_di、out_alarm來觸發(fā)整點報時的“嘟”、“嘀”、鬧鈴聲音。　　（4）、CNT24_A_HOUR模塊：　　這個模塊式將CNT60_A_MIN的輸出信號做24進制計數(shù)。該模塊能將當前計數(shù)值實時按BCD碼的格式輸出。將該輸出接到兩位LED數(shù)碼后能時時顯示時的狀態(tài)。通過alarm_clk

11、可以選擇設(shè)置對象為時間還是定時值。在設(shè)置時間模式上，key上的一個輸入脈沖可以將clk的輸入信號加一。在設(shè)置定時模式上，key上的脈沖只修改定時值，不影響時間脈沖clk的狀態(tài)。　　同時該模塊具有一個輸出口out_alarm來觸發(fā)整點報時的鬧鈴聲音。　　（5）、PWM_OUT模塊：　　該模塊為PWM產(chǎn)生模塊，通過E

12、N可開啟和關(guān)閉PWM輸出。模塊根據(jù)CLK信號二分頻產(chǎn)生的高低音，并組合，能輸出三種聲音狀態(tài)——“嘟”、“嘀”、鬧鈴。而該三種聲音要被秒、分、時的輸出觸發(fā)才能輸出PWM。　　系統(tǒng)各個模塊的VHDL程序：　?。?）、CNT60_A_SEC模塊：　　程序源代碼如下：</p&g

13、t;　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt60_a_sec is　　port(</

14、b>　　clk,clr,enb: in std_logic;--clk：時鐘輸入信號，clr：清零端，enb：使能端　　key: in std_logic;--輸入按鍵脈沖，調(diào)整鬧鈴定時或時間　　alarm_clk: in std_logic;--1:alarm 0:clk --設(shè)置模式選擇：鬧鈴調(diào)節(jié)模式

15、、時間調(diào)節(jié)模式　　qout_sl: out std_logic_vector(3 downto 0); --顯示輸出秒的低位　　qout_sh: out std_logic_vector(3 downto 0);--顯示輸出秒的高位　　co: out std_logic; --進位輸出，觸發(fā)分計數(shù)模塊</p

16、>　　out_do: out std_logic;--在整點報時中輸出“嘟”觸發(fā)信號　　out_di: out std_logic --在整點報時中輸出“嘀”觸發(fā)信號　　);　　end;

17、　　architecture a of cnt60_a_sec is　　signal qout2_l:std_logic_vector(3 downto 0);　　signal qout2_h:std_logic_vector(3 downto 0);　　signal alarm_l:std_l

18、ogic_vector(3 downto 0);　　signal alarm_h:std_logic_vector(3 downto 0);　　signal clk1,clk2,tclk,aclk,ac_slt: std_logic;　　begin&l

19、t;p>　　process(alarm_clk) --當該端口輸入一個脈沖時，修改設(shè)置模式：時間調(diào)整或鬧鈴模式切換　　begin　　if alarm_clk'event and alarm_clk='1' then　　if ac_slt='

20、;0' then--如果為定時模式，將改為鬧鈴模式　　ac_slt<='1';　　else　　ac_slt<='0';　　end if;<

21、/p>　　end if;　　end process;　　process(key,clk,ac_slt)--根據(jù)設(shè)置模式，處理key上的脈沖信號　　begin　　if a

22、c_slt='0' then --時間調(diào)整模式　　aclk<='0';　　if clk='1' and key='1' then --clk=1則tclk<=0，通過挖洞方式添加一個脈沖　　tclk<='0';<

23、;/p>　　elsif clk='0' and key='1' then --clk=0,則tclk<=1,產(chǎn)生一個高電平，添加一脈沖　　tclk<='1';　　else　　tclk<

24、;=clk;　　end if;　　elsif ac_slt='1' then --鬧鈴調(diào)整模式　　tclk<=clk;　　aclk<=key; --key上的脈沖直接修改鬧鈴定時值&

25、lt;p>　　end if;　　end process;　　process(tclk,clr,enb) --60進制計數(shù)，個位、十位放在兩個臨時變量中，表示秒的狀態(tài)　　begin　　if c

26、lr='1' then--clearing works at the state of high voltage　　qout2_l<="0000";　　qout2_h<="0000";　　elsif tclk'event and tclk

27、='1' then　　if enb='1' then--enable works at high voltage　　if qout2_l="1001" and qout2_h="0101" then　　qout2_l<="00

28、00";--a full mode is completed and a carryout is generated　　qout2_h<="0000";　　elsif qout2_l="1001" then　　qout2_l<="0000&q

29、uot;;　　qout2_h<=qout2_h+1;　　else　　qout2_l<=qout2_l+1;-- in process of counting　　end if;</

30、p>　　end if;　　end if;　　end process;　　process(aclk,clr,enb)--修改鬧鈴的定時值　　begin&

31、lt;/b>　　if clr='1' then--clearing works at the state of high voltage　　alarm_l<="0000";　　alarm_h<="0000";<

32、p>　　elsif aclk'event and aclk='1' then　　if enb='1' then--enable works at high voltage　　if alarm_l="1001" and alarm_h="0101" then</p&

33、gt;　　alarm_l<="0000";--a full mode is completed and a carryout is generated　　alarm_h<="0000";　　elsif alarm_l="0101" then

34、　　alarm_l<="0000";　　alarm_h<=alarm_h+1;　　else　　alarm_l<=alarm_l+1;-- in process of counting<p&

35、gt;　　end if;　　end if;　　end if;　　end process;　　process(qout2_l,qout2_h,alarm_l,a

36、larm_h,alarm_clk)-- 產(chǎn)生進位,顯示時間或鬧鈴定時值　　begin 　　if qout2_l="0000" and qout2_h="0000" then　　co<='1';&l

37、t;/b>　　else 　　co<='0';　　end if;　　if ac_slt='0' then -- 顯示

38、時間　　qout_sl<=qout2_l;　　qout_sh<=qout2_h;　　else -- 顯示定時值　　qout_sh<=alarm_h;　　qout_sl<=alarm_l;&

39、lt;/p>　　end if;　　end process;　　process(qout2_l,qout2_h) -- 根據(jù)秒的狀態(tài)輸出“嘟”、“嘀”觸發(fā)信號　　begin

40、;　　if qout2_h="0101" then　　if qout2_l="0000" then　　out_do<='1';　　elsif qout2_l="0010" then　　out

41、_do<='1';　　elsif qout2_l="0100" then　　out_do<='1';　　elsif qout2_l="0110" then　　out_do<='

42、;1';　　elsif qout2_l="1000" then　　out_do<='1';　　else　　out_do<='0';<

43、p>　　end if;　　elsif qout2_h="0000" then　　if qout2_l="0000" then　　out_di<='1';　　out_d

44、o<='0';　　else 　　out_di<='0';　　end if;　　else&l

45、t;p>　　out_do<='0';　　out_di<='0';　　end if;　　end process;　　end;

46、　　（2）、CNT60_A_MIN模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt60_a_min is</

47、p>　　port(　　clk,clr,enb: in std_logic; --clk：時鐘輸入信號，clr：清零端，enb：使能端　　key: in std_logic; --輸入按鍵脈沖，調(diào)整鬧鈴定時或時間　　alarm_clk: in std

48、_logic; --1:alarm 0:clk --設(shè)置模式選擇：鬧鈴調(diào)節(jié)模式、時間調(diào)節(jié)模式　　qout_ml: out std_logic_vector(3 downto 0); --顯示輸出分的低位　　qout_mh: out std_logic_vector(3 downto 0); --顯示輸出分的高位

49、　co: out std_logic; --進位輸出，觸發(fā)時計數(shù)模塊　　out_alarm:out std_logic;--鬧鈴觸發(fā)信號，時間到后輸出高電平觸發(fā)鬧鈴　　out_do,out_di: out std_logic--在整點報時中輸出“嘟”“嘀”觸發(fā)信號　　);&l

50、t;/p>　　end;　　architecture a of cnt60_a_min is　　signal qout2_l:std_logic_vector(3 downto 0);　　signal qout2_h:std_logic_vector

51、(3 downto 0);　　signal alarm_l:std_logic_vector(3 downto 0);　　signal alarm_h:std_logic_vector(3 downto 0);　　signal clk1,clk2,tclk,aclk,ac_slt: std_logic;</

52、p>　　begin　　process(alarm_clk) --當該端口輸入一個脈沖時，修改設(shè)置模式：時間調(diào)整或鬧鈴模式切換　　begin　　if alarm_clk'event and alarm_c

53、lk='1' then　　if ac_slt='0' then--如果為定時模式，將改為鬧鈴模式　　ac_slt<='1';　　else　　ac_slt<='0

54、9;;　　end if;　　end if;　　end process;　　process(key,clk,ac_slt) --根據(jù)設(shè)置模式，處理key上的脈沖信號<p

55、>　　begin　　if ac_slt='0' then --時間調(diào)整模式　　aclk<='0';　　if clk='1' and key='1' then--clk=1則tclk<=0，通過挖

56、洞方式添加一個脈沖　　tclk<='0';　　elsif clk='0' and key='1' then--clk=0,則tclk<=1,產(chǎn)生一個高電平，添加一脈沖　　tclk<='1';

57、　　else　　tclk<=clk;　　end if;　　elsif ac_slt='1' then --鬧鈴調(diào)整模式　　tclk<=clk;&

58、lt;p>　　aclk<=key; --key上的脈沖直接修改鬧鈴定時值　　end if;　　end process; 　　process(tclk,clr,enb) --60進制計數(shù)，個位、十位放在兩個臨時變量中，表示分的狀態(tài)<p&

59、gt;　　begin　　if clr='1' then--clearing works at the state of high voltage　　qout2_l<="0000";　　qout2_h<="0000&qu

60、ot;;　　elsif tclk'event and tclk='1' then　　if enb='1' then--enable works at high voltage　　if qout2_l="1001" and qout2_h="01

61、01" then　　qout2_l<="0000";--a full mode is completed and a carryout is generated　　qout2_h<="0000";　　elsif qout2_l="1001&q

62、uot; then　　qout2_l<="0000";　　qout2_h<=qout2_h+1;　　else　　qout2_l<=qout2_l+1;-- in process of counti

63、ng　　end if;　　end if;　　end if;　　end process;　　process(aclk,

64、clr,enb) --修改鬧鈴的定時值　　begin　　if clr='1' then--clearing works at the state of high voltage　　alarm_l<="0000";

65、　　alarm_h<="0000";　　elsif aclk'event and aclk='1' then　　if enb='1' then--enable works at high voltage　　if alarm_l=

66、"1001" and alarm_h="0101" then　　alarm_l<="0000";--a full mode is completed and a carryout is generated　　alarm_h<="0000";

67、　　elsif alarm_l="0101" then　　alarm_l<="0000";　　alarm_h<=alarm_h+1;　　else　　alarm_l&

68、lt;=alarm_l+1;-- in process of counting　　end if;　　end if;　　end if;　　end process

69、;　　process(qout2_l,qout2_h,alarm_l,alarm_h,alarm_clk) -- 產(chǎn)生進位,顯示時間或鬧鈴定時值of high voltage　　begin 　　if qout2_l="0000" and qout2_h=&

70、quot;0000" then　　co<='1';　　else 　　co<='0';

71、　end if;　　if ac_slt='0' then　　qout_ml<=qout2_l;　　qout_mh<=qout2_h;　　else

72、　　qout_mh<=alarm_h;　　qout_ml<=alarm_l;　　end if;　　end process;　　process(qout2_l,qout2_h,alarm_l,alarm_h) –判斷定時值與

73、時間值相等，輸出鬧鈴觸發(fā)信號　　begin 　　if qout2_l=alarm_l and qout2_h=alarm_h then　　out_alarm<='1';　　else</b&

74、gt;　　out_alarm<='0';　　end if;　　end process;　　process(qout2_l,qout2_h) -- 根據(jù)分的狀態(tài)輸出“嘟”、“嘀”觸發(fā)信號&l

75、t;p>　　begin　　if qout2_l="1001" and qout2_h="0101" then　　out_do<='1';　　else

76、　　out_do<='0';　　end if;　　if qout2_l="0000" and qout2_h="0000" then　　out_di<='1';</p

77、>　　else　　out_di<='0';　　end if;　　end process;　　end;<

78、/p>　?。?）、CNT24_A_HOUR模塊：　　library ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity cnt24_a_ho

79、ur is　　port(　　clk,clr,enb: in std_logic; --clk：時鐘輸入信號，clr：清零端，enb：使能端　　key: in std_logic; --輸入按鍵脈沖，調(diào)整鬧鈴定時或時間　　alarm_c

80、lk: in std_logic;--1:alarm 0:clk--設(shè)置模式選擇：鬧鈴調(diào)節(jié)模式、時間調(diào)節(jié)模式　　qout_hl: out std_logic_vector(3 downto 0); --顯示輸出時的低位　　qout_hh: out std_logic_vector(3 downto 0); --顯示輸出時的高位&l

81、t;p>　　co: out std_logic; --進位輸出　　out_alarm:out std_logi--鬧鈴觸發(fā)信號輸出　　);　　end;　　architecture a of

82、cnt24_a_hour is　　signal qout2_l:std_logic_vector(3 downto 0);　　signal qout2_h:std_logic_vector(3 downto 0);　　signal alarm_l:std_logic_vector(3 downto 0);<

83、/p>　　signal alarm_h:std_logic_vector(3 downto 0);　　signal clk1,clk2,tclk,aclk,ac_slt: std_logic;　　begin　　process(alarm_clk)

84、--當該端口輸入一個脈沖時，修改設(shè)置模式：時間調(diào)整或鬧鈴模式切換　　begin　　if alarm_clk'event and alarm_clk='1' then　　if ac_slt='0' then--如果為定時模式，將改為鬧鈴模

85、式　　ac_slt<='1'; 　　else　　ac_slt<='0';　　end if;

86、　end if;　　end process;　　process(key,clk,ac_slt) --根據(jù)設(shè)置模式，處理key上的脈沖信號　　begin　　if ac_slt='0' then --時

87、間調(diào)整模式　　aclk<='0';　　if clk='1' and key='1' then--clk=1則tclk<=0，通過挖洞方式添加一個脈沖　　tclk<='0';　　elsif c

88、lk='0' and key='1' then--clk=0,則tclk<=1,產(chǎn)生一個高電平，添加一脈沖　　tclk<='1';　　else　　tclk<=clk;&

89、lt;b>　　end if;　　elsif ac_slt='1' then --鬧鈴調(diào)整模式　　tclk<=clk;　　aclk<=key; --key上的脈沖直接修改鬧鈴定時值　　end if;&

90、lt;/b>　　end process; 　　process(tclk,clr,enb) --24進制計數(shù)，個位、十位放在兩個臨時變量中，表示時的狀態(tài)　　begin　　if clr='1' then--clear

91、ing works at the state of high voltage　　qout2_l<="0000";　　qout2_h<="0000";　　elsif tclk'event and tclk='1' then

92、;　　if enb='1' then--enable works at high voltage　　if qout2_l="1001" then　　qout2_l<="0000";--a full mode is completed and a carryout is g

93、enerated　　qout2_h<=qout2_h+1;　　elsif qout2_l="0011" and qout2_h="0010" then　　qout2_l<="0000";　　qout2

94、_h<="0000";　　else　　qout2_l<=qout2_l+1;-- in process of counting　　end if;

95、　end if;　　end if;　　end process;　　process(aclk,clr,enb) --修改鬧鈴的定時值　　begin<

96、p>　　if clr='1' then--clearing works at the state of high voltage　　alarm_l<="0000";　　alarm_h<="0000";　　elsif aclk'eve

97、nt and aclk='1' then　　if enb='1' then--enable works at high voltage　　if alarm_l="1001" then　　alarm_l<="0000";--a full

98、mode is completed and a carryout is generated　　alarm_h<=qout2_h+1;　　elsif alarm_l="0011" and alarm_h="0010" then　　alarm_l<="00

99、00";　　alarm_h<="0000";　　else　　alarm_l<=alarm_l+1;-- in process of counting　　end if;<

100、/b>　　end if;　　end if;　　end process;　　process(qout2_l,qout2_h,alarm_l,alarm_h,alarm_clk) -- 產(chǎn)生進位

101、,顯示時間或鬧鈴定時值of high voltage　　begin 　　if qout2_l="0000" and qout2_h="0000" then　　co<='1';&

102、lt;/p>　　else 　　co<='0';　　end if;　　if ac_slt='0' then<

103、;p>　　qout_hl<=qout2_l;　　qout_hh<=qout2_h;　　else　　qout_hh<=alarm_h;　　qout_hl<=alarm_l;<p

104、>　　end if;　　end process;　　process(qout2_l,qout2_h,alarm_l,alarm_h)--定時值與時間值相等，則輸出鬧鐘觸發(fā)信號　　begin

105、　　if qout2_l=alarm_l and qout2_h=alarm_h then　　out_alarm<='1';　　else　　out_alarm<='0';

106、　end if;　　end process;　　end;　　2、系統(tǒng)以及各個模塊的仿真波形　?。?）、系統(tǒng)仿真波形：　　注：由于下面的模塊仿真存在毛刺，導致系統(tǒng)的仿真圖有一

107、定的問題。　?。?）、CNT60_A_SEC模塊：　　注：在50、52、54、56、58處有嘟觸發(fā)輸出，00處有嘀觸發(fā)輸出等。　?。?）、CNT60_A_MIN模塊：　　注：本圖展示了按鍵調(diào)節(jié)時間值和定時值的仿真波形（部分仿真圖）。

108、;　　注：該模塊的仿真波形圖，具有嘟、嘀聲音觸發(fā)輸出，定時與時間相等時有鬧鈴觸發(fā)輸出等。　?。?）、CNT24_A_HOUR模塊　　注：該模塊的仿真圖，包含按鍵調(diào)整時間、定時值，鬧鐘觸發(fā)輸出等。　?。?）、PWM_OUT模塊（分三段剪切下來的，展示了三種聲音的效果）　?。?/p>

109、1）、“嘟”、“嘀”輸出波形（只有在en有脈沖，打開PWMO后，才有效）　　注：在打開輸出后，當兩路嘟、嘀觸發(fā)輸入同時有效時分別輸出嘟、嘀聲音。當兩路鬧鈴觸發(fā)同時有效時開始鬧鈴聲音的輸出。　　注：鬧鈴輸出的變化情況（“嘀”、“嘟”交替發(fā)聲）。　　注：鬧鈴輸出的變化情況。

110、　3、下載時選擇的開發(fā)系統(tǒng)模式以及管腳定義　　表1 GW48-CK開發(fā)系統(tǒng)工作模式：3　　三、課程設(shè)計過程中遇到的問題以及解決方法　　主要是在“調(diào)整時間”和“調(diào)整定時”的上面遇到非常大的困難。與開始想象的不一樣，一個進程中不能加入時鐘信號，沒能夠?qū)存I脈沖直接與時鐘脈沖進行累加。同時，在對VHDL的語法的熟悉上也

111、花費了大量的時間。　　最后的解決方法是，通過另一個進程，先將這兩個信號進行處理后，分別產(chǎn)生aclk和tclk分別為定時調(diào)整部分、和時間調(diào)整部分提供時鐘信號。調(diào)整按鍵的脈沖信號和正常的時鐘信號不是按照簡單的或運算來處理的。　　1）、如果要調(diào)整時間：　　當時鐘信號是高電平，按鍵信號也是高電平時，則給tclk賦值0。&

112、lt;/p>　　當時鐘信號是高電平，按鍵信號是低電平時，則給tclk賦值1。　　當時鐘信號是低電平，按鍵信號是高電平時，則給tclk賦值1。　　當時鐘信號是低電平，按鍵信號是低電平是，則給tclk賦值0。　　這樣無論按鍵脈沖是在高電平還是低電平，或者是在高低電平兩種狀態(tài)下出現(xiàn)，其最終結(jié)

113、果都是會多產(chǎn)生一個脈沖信號，導致計數(shù)值變化，達到修改時間的目的。期間，aclk始終不變。　　2）、如果要調(diào)整定時：　　1、時鐘輸入信號賦值給tclk　　2、按鍵輸入信號賦值給aclk　　這樣，當按鍵脈沖結(jié)束時，定時調(diào)整信號會出現(xiàn)一個脈沖。而時鐘信號不受影響。</p&

114、gt;　　另外，在鬧鈴產(chǎn)生上也遇到了一些小問題，最后，通過在產(chǎn)生周期較長的信號，切換輸出值的內(nèi)容“嘟”還有“嘀”，最后的效果就是“嘟”、“嘀”聲音交替發(fā)出。　　在仿真時，大多數(shù)模塊會出現(xiàn)毛刺，會導致最后的總仿真結(jié)果不是很樂觀，會把脈沖的幾個干擾加上去。這方面，我試圖調(diào)了很久也沒解決。不過由于在實際下載后還是相對比較正常的，仿真中的毛刺最后沒有消除掉。

115、　　8路彩燈控制系統(tǒng)　　一、系統(tǒng)功能概述　　（一）、系統(tǒng)實現(xiàn)的功能：　　1、彩燈自左向右依次點亮。　　2、彩燈自左向右依次熄滅。　　3、

116、彩燈自右向左依次點亮。　　4、彩燈自右向左依次熄滅。　　5、彩燈全亮。　　6、彩燈全滅。　　（二）、各項設(shè)計指標：　　1、顯示部分采用的8個彩燈。<

117、/p>　　2、需要一個時鐘信號來給系統(tǒng)提供脈沖信號，為1Hz的脈沖。　　二、系統(tǒng)組成以及系統(tǒng)各部分的設(shè)計　　1、系統(tǒng)的VHDL設(shè)計　　library ieee;　　use ieee.std_logic_1164.all;

118、　　use ieee.std_logic_unsigned.all;　　entity colorlight66 is　　port(clk:in std_logic;　　q: out std_logic_vector(7 downto 0);　　s: ou

119、t std_logic_vector(1 downto 0));　　end;　　architecture one of colorlight66 is　　signal cnt4:std_logic_vector(1 downto 0);

120、;　　begin　　process(clk)　　variable cnt:integer range 0 to 34;　　begin　　if rising_edge(clk)then</p&

121、gt;　　if cnt=34 then　　cnt:=0;cnt4<=cnt4+1;　　else　　cnt:=cnt+1;　　end if;<

122、;p>　　case cnt is　　when 0 =>q<="00000000" ; 　　when 1 =>q<="10000000" ;　　when 2 =>q<="11000000" ;

123、　　when 3 =>q<="11100000" ;　　when 4 =>q<="11110000" ;　　when 5 =>q<="11111000" ;　　when 6 =>q<=&

124、quot;11111100" ;　　when 7 =>q<="11111110" ;　　when 8 =>q<="11111111" ;　　when 9 =>q<="01111111" ;

125、　　when 10=>q<="00111111" ;　　when 11=>q<="00011111" ;　　when 12=>q<="00001111" ;　　when 13=>q<=

126、"00000111" ;　　when 14=>q<="00000011" ;　　when 15=>q<="00000001" ;　　when 16=>q<="00000000" ;

127、;　　when 17=>q<="00000001" ;　　when 18=>q<="00000011" ;　　when 19=>q<="00000111" ;　　when 20=>q<

128、="00001111" ;　　when 21=>q<="00011111" ;　　when 22=>q<="00111111" ;　　when 23=>q<="01111111" ;</p&g

129、t;　　when 24=>q<="11111111" ;　　when 25=>q<="11111110" ;　　when 26=>q<="11111100" ;　　when 27=>q<

130、;="11111000" ;　　when 28=>q<="11110000" ;　　when 29=>q<="11100000" ;　　when 30=>q<="11000000" ;</p&

131、gt;　　when 31=>q<="10000000" ;　　when 32=>q<="00000000" ;　　when 33=>q<="11111111" ;　　when 34=>q&l

132、t;="00000000" ;　　when others=>null;　　end case;　　end if;　　end process;<

133、p>　　s<=cnt4;　　end;　　系統(tǒng)仿真波形　　3、下載時選擇的開發(fā)系統(tǒng)模式以及管腳定義　　表1 GW48-CK開發(fā)系統(tǒng)工作模式：3<

134、;/p>　　三、課程設(shè)計過程中遇到的問題以及解決方法　　由于這個實驗比較簡單，所以設(shè)計過程中沒有遇到什么問題。　　四、對本課程的建議　　這種實驗方式挺好的，能夠提高同學自主學習以及理論應用于實踐的能力。希望能夠在平時開放，給喜歡學習這種編程的人更多

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