數(shù)電課程設(shè)計報告---紅外線數(shù)據(jù)傳輸系統(tǒng)

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1、　　數(shù)字邏輯課程設(shè)計報告　　題目：紅外線數(shù)據(jù)傳輸系統(tǒng) 　　姓名： 　　同組人： 　　班級：

2、　學(xué) 號： 　　2011/9/27　　目錄　　1. 實驗?zāi)康?　　1.1 目的3</p

3、>　　1.2 要求3　　2. 實驗內(nèi)容3　　2.1 題目3　　2.2 簡介3<

4、b>　　2.3 輸入4　　2.4 輸出4　　3. 實驗所用儀器4　　3.1 實驗軟件環(huán)境4　　3.2 實驗硬件環(huán)境4　　4. 實驗設(shè)計5

5、　　4.1 系統(tǒng)結(jié)構(gòu)圖5　　4.2 詳細設(shè)計5　　4.3 接口設(shè)計7　　5. 實驗步驟8　　5.1 編寫VHDL代碼8&

6、lt;b>　　5.2 連線14　　5.3 記錄與調(diào)試14　　6. 結(jié)果分析14　　6.1 老師檢查測試14　　6.2 時間圖分析14　　7. 其他15&l

7、t;/p>　　7.1 改進方案15　　7.2 參考文獻15　　實驗?zāi)康?lt;/b>　　1.1 目的　　通過硬件描述語言VHDL的編程，深入了解并掌握可編程芯片PLD的設(shè)計技術(shù)，

8、加強對學(xué)生對《數(shù)字邏輯》課程所學(xué)的只是綜合運用能力。培養(yǎng)學(xué)生的創(chuàng)造性思維能力和獨立解決實際問題的能力。　　1.2 要求　　能夠較全面地應(yīng)用課程中所學(xué)的基本理論和基本方法，完成從設(shè)計邏輯電路到設(shè)計簡單數(shù)字系統(tǒng)的過渡。　　能夠獨立思考、獨立查閱資料，獨立設(shè)計規(guī)定的系統(tǒng)</p

9、>　　能夠獨立地完成實施過程，包括安裝、布線、測試和排除故障。　　實驗內(nèi)容　　2.1 題目　　紅外線數(shù)據(jù)傳輸系統(tǒng)

10、　　2.2 簡介　　紅外線傳輸系統(tǒng)包括發(fā)送方和接收方兩端，都可以單獨進行初始化清零處理。在發(fā)送端可以設(shè)置準備發(fā)送的8位數(shù)據(jù)信息，連同一個偶校驗位一起發(fā)送。接收端接收到8位的數(shù)據(jù)信息和一位偶校驗信息后，顯示接收到的數(shù)據(jù)和校驗信息，并根據(jù)偶校驗判定接收到的信息是否出錯。　　2.3 輸入</p&g

11、t;　　如上圖所示：　　開關(guān)K1~K8（電平信號），發(fā)送端清零開關(guān)（電平信號），發(fā)送按鈕（脈沖信號），置數(shù)（電平信號），接收端清零開關(guān)（電平信號）。　　2.4 輸出　　如前面圖所示：</b&g

12、t;　　發(fā)送端：　　發(fā)送數(shù)據(jù)的8位數(shù)據(jù)信息用3個數(shù)碼管顯示（分別為2bits、3bits、3bits），正在發(fā)送指示燈，校驗碼指示燈。　　接收端：　　接收的8位數(shù)據(jù)信息用3個數(shù)碼管顯示（分別為2b

13、its、3bits、3bits），　　校驗碼指示燈，接收錯指示燈。　　實驗所用儀器　　3.1 實驗軟件環(huán)境　　ispLEVER Project Navigator　　3.2 實驗硬件環(huán)境<

14、;/p>　　Family： ispLSI 1K Device　　Device： ispLSI032E　　Speed Grade:70　　Package type : 84PLCC　　Part Name: ispLSI1032E-

15、70Lj84　　Density:6000 logic cells:128i/O CELLS:64i/O pins:64　　Dedicate:8 Output:2Icc: 190　　實驗設(shè)計　　4.1

16、系統(tǒng)結(jié)構(gòu)圖　　紅外數(shù)據(jù)傳輸系統(tǒng)的界面圖如下所示：　　首先分成2個獨立的模塊：發(fā)送端和接收端。　　發(fā)送端由兩個計數(shù)器、一個移位寄存器和3個數(shù)碼管組成。計數(shù)器1用來分頻，計數(shù)器2用來控制狀態(tài)。在實際實現(xiàn)中可用整數(shù)代替計數(shù)器內(nèi)部的計數(shù)單位，使邏輯更加簡單、清楚。移位寄存器根據(jù)計數(shù)器2的計數(shù)和各種操作

17、按鈕完成清零、置數(shù)和發(fā)送數(shù)據(jù)包括發(fā)送校驗碼等操作。在實際實現(xiàn)中，移位寄存器使用循環(huán)右移，每移一位就偶校驗一下。數(shù)碼管只負責顯示，在循環(huán)移位過程中　　接收端也有兩個計數(shù)器，兩個計數(shù)器的功能與發(fā)送端基本相同。接收端的移位寄存器則是用來接收數(shù)據(jù)的，接收前是清零準備狀態(tài)，接收時，每接收一位就右移一位。　　4.2 詳細設(shè)計&l

18、t;/p>　　由于發(fā)送端和接收端可能屬于兩個獨立的設(shè)備，考慮到系統(tǒng)運行的可靠性，在這里采用的是在工作CP的基礎(chǔ)上加以分頻，而計數(shù)器1和計數(shù)器3就是因此存在的。通過分頻，將原來的頻率變?yōu)?/16倍頻CP1和CP2。　　發(fā)送端：　　計數(shù)器2根據(jù)CP1計數(shù)，然后根據(jù)計數(shù)器2的計數(shù)分為不同的狀態(tài)，

19、根據(jù)實驗指導(dǎo)書，發(fā)送端共有“準備好態(tài)”、“固定高電平態(tài)”、“發(fā)送有效數(shù)據(jù)態(tài)”、“發(fā)送校驗碼態(tài)”四個狀態(tài)，發(fā)送校驗碼之后，計數(shù)器2繼續(xù)計數(shù)到0，隨后自動回到“準備好態(tài)”。4種狀態(tài)的轉(zhuǎn)換關(guān)系如下：　　注意：在實現(xiàn)中，state：0狀態(tài)會使計數(shù)器2停止計數(shù)，并將計數(shù)器2的初始值變?yōu)?，從而回到state：0狀態(tài)。　　在編碼實現(xiàn)中，計數(shù)器1一個進程，實現(xiàn)分頻；計

20、數(shù)器2一個進程，實現(xiàn)以上的狀態(tài)轉(zhuǎn)換。移位寄存器進程則是根據(jù)各個狀態(tài)采取不同的操作：　　狀態(tài)0：準備發(fā)送，此時可以清零，置數(shù)　　狀態(tài)1：連續(xù)發(fā)送3個高電平，此后計數(shù)器2計數(shù)達到7　　狀態(tài)2：開始發(fā)送有效位，每發(fā)送一位循環(huán)向后移一位　　狀態(tài)3：發(fā)送校驗碼，然后計數(shù)器2繼續(xù)計數(shù)

21、，回到狀態(tài)0　　接收端：　　接收端的接收過程為了與發(fā)送端保持一致，采用了相同的設(shè)計思想，計數(shù)器1一個進程實現(xiàn)分頻，計數(shù)器2一個進程實現(xiàn)各個狀態(tài)間的轉(zhuǎn)換，移位寄存器進程也是不同的狀態(tài)采取不同的操作。　　狀態(tài)0：清零，準備接收。　　狀態(tài)1

22、：遇見高電平，變?yōu)闋顟B(tài)1，開始驗證3個高電平　　狀態(tài)2：開始接收有效位，每接收一位偶校驗一位，寄存器右移一位　　狀態(tài)3：接收校驗位，并驗證是否正確接收　　注意：在實現(xiàn)中，state：0狀態(tài)會使計數(shù)器2停止計數(shù)，但沒將將計數(shù)器2的初始值變?yōu)?，這一步是在檢測到高電平之后執(zhí)行的，從而回到state：0狀態(tài)。</

23、p>　　4.3 接口設(shè)計　　發(fā)送端emiter：　　發(fā)送端需要的接口如下：　　接收端collecter：　　頂層模塊top：&

24、lt;b>　　實驗步驟　　5.1 編寫VHDL代碼　　源代碼：　　【emitter.vhd】　　library ieee;　　use ieee.std_logic_1

25、164.all;　　entity emiter is　　PORT(SET, SEND, CLR, CP:IN std_logic;　　datain: IN std_logic_vector(7 DOWNTO 0);　　dataout : OUT std_logic_vec

26、tor(7 DOWNTO 0);　　flag : OUT std_logic;　　ed : OUT std_logic;　　cbit : OUT std_logic);　　end;　　arch

27、itecture rtl of emiter is　　SIGNAL temp : bit_vector(7 DOWNTO 0);　　SIGNAL CP1 : std_logic;　　SIGNAL state : integer range 0 to 4;　　SIGNAL

28、t_flag, t_ed : std_logic;　　SIGNAL t_checkbit:std_logic := '0';　　begin　　flag <= t_flag;　　ed <= t_ed;<

29、/p>　　cbit <= t_checkbit;　　dataout(0) <= std_logic(temp(0));　　dataout(1) <= std_logic(temp(1));　　dataout(2) <= std_logic(temp(2));&l

30、t;/p>　　dataout(3) <= std_logic(temp(3));　　dataout(4) <= std_logic(temp(4));　　dataout(5) <= std_logic(temp(5));　　dataout(6) <= std_l

31、ogic(temp(6));　　dataout(7) <= std_logic(temp(7));　　--分頻　　ct1:PROCESS(CP)　　variable i : integer range 0 to 15 := 0;

32、　　begin　　if(CP'EVENT and CP='1') then　　i := i+1;　　if(i<8)then

33、　CP1 <= '0';　　else　　CP1 <= '1';　　end if;　　end if;</p&g

34、t;　　end process ct1;　　--狀態(tài)轉(zhuǎn)換　　trans:PROCESS(CP1, CLR, SEND)　　variable j : integer range 0 to 15;

35、　begin　　if(CLR='1')then　　state <= 0;　　j := 3;　　elsif (send='1' and state=0) then</p&g

36、t;　　state <= 1;　　elsif (CP1'EVENT and CP1='1' and state>0)then　　j := j+1;　　if(j=0) then

37、　state <= 0;　　j := 3;　　elsif(j<7)then　　state <= 1;　　elsif(j<15)then　　state <= 2;&

38、lt;/p>　　elsif(j=15)then　　state <= 3;　　end if;　　end if;　　end process trans;</

39、p>　　send:PROCESS(CP1, SET, CLR, state)　　begin　　if(state=0) then　　if(SET = '1') then　　temp(0) &l

40、t;= bit(datain(0));　　temp(1) <= bit(datain(1));　　temp(2) <= bit(datain(2));　　temp(3) <= bit(datain(3));　　temp(4) <= bit(data

41、in(4));　　temp(5) <= bit(datain(5));　　temp(6) <= bit(datain(6));　　temp(7) <= bit(datain(7));　　elsif (CLR='1') then</p

42、>　　temp <= "00000000";　　end if;　　t_flag <= '0';　　t_ed <= '0';　　elsif

43、(CP1'EVENT and CP1='1')then　　case state is　　when 1 =>　　t_ed <= '1';　　t_flag <= '1

44、9;;　　t_checkbit <= '0';　　when 2 =>　　t_ed <= std_logic(temp(0));　　t_checkbit <= t_checkbit XOR t_e

45、d;　　temp <= temp ROR 1;　　when 3 =>　　t_ed <= t_checkbit;　　end case;&l

46、t;b>　　end if;　　end process send;　　end rtl;　　【collector.vhd】　　library ieee;　　use iee

47、e.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;　　entity collector is　　PORT(data : IN std_logic;　　CP, CLR : IN std_logic;</p&g

48、t;　　cbit : OUT std_logic; --校驗碼，本來是滅的，　　flag : OUT std_logic; --正誤指示燈　　overflag : OUT std_logic;　　dataout : OUT std_logic_vector(7 DOWNTO 0));<

49、;/p>　　end;　　architecture rtl of collector is　　SIGNAL CP2 : std_logic;　　SIGNAL t_cbit : std_logic;　　SIGN

50、AL t_flag, t_over : std_logic;　　SIGNAL ct_en : std_logic := '0';　　signal state : integer range 0 to 3 := 3;　　SIGNAL temp : bit_vector(7 DOWNTO 0);<

51、;/p>　　begin　　cbit <= t_cbit;　　flag <= t_flag;　　overflag <= t_over;　　dataout(0) <= std_logic

52、(temp(0));　　dataout(1) <= std_logic(temp(1));　　dataout(2) <= std_logic(temp(2));　　dataout(3) <= std_logic(temp(3));　　dataout(4)

53、 <= std_logic(temp(4));　　dataout(5) <= std_logic(temp(5));　　dataout(6) <= std_logic(temp(6));　　dataout(7) <= std_logic(temp(7));<p

54、>　　ct1:PROCESS(CP, state)　　variable i : integer range 0 to 15;　　BEGIN　　if(state=0) then　　i := 11;</b&g

55、t;　　elsif (CP'EVENT and CP='1') then　　i := i+1;　　if (i>4 and i<11) then　　CP2 <= '1';<

56、/p>　　else　　CP2 <= '0';　　end if;　　end if;　　END PROCESS

57、ct1;　　--狀態(tài)轉(zhuǎn)換　　trans:PROCESS(CP2, CLR)　　variable j : integer range 0 to 15;　　begin<p

58、>　　if(CLR='1')then　　state <= 0;　　j := 3;　　elsif (state=0 and data='1') then　　state <= 1;<

59、/p>　　j := 3;　　elsif (state=1 and data='0') then　　t_over <= '0';　　--j := 3;

60、　　elsif (CP2'EVENT and CP2='1' and state>0)then　　j := j+1;　　if(j=0) then　　state <= 0;<b

61、>　　--j := 3;　　elsif(j<7)then　　state <= 1;　　elsif(j>=7 and j <15) then　　state <= 2;<b

62、>　　else　　state <= 3;　　end if;　　end if;　　end process trans;

63、　accept:PROCESS(CP2, state, data)　　BEGIN　　if(state=0) then　　if clr='1' then　　temp <= "00000000";

64、　　end if;　　elsif(CP2'EVENT AND CP2='1') then　　case state is　　when 1 =>&

65、lt;p>　　t_cbit <= '0';　　when 2 =>　　t_flag <= '1';　　temp <= temp ROR 1;　　temp(7) <= b

66、it(data);　　t_cbit <= t_cbit XOR data;　　when 3 =>　　if(t_cbit = data) then　　t_flag <= '0';

67、　　else　　t_flag <= '1';　　end if;　　end case;　　end if

68、;　　END PROCESS accept;　　end rtl;　　【top.vhd】　　library ieee;　　use iee

69、e.std_logic_1164.all;　　entity top is　　PORT(SET, SEND, E_CLR, C_CLR, CP, c_data: IN std_logic;　　e_datain : IN std_logic_vector(7 DOWNTO 0);<p&g

70、t;　　e_dataout : OUT std_logic_vector(7 DOWNTO 0);　　e_flag : OUT std_logic;　　e_cbit : OUT std_logic;　　e_data: OUT std_logic;　　c_cbit : O

71、UT std_logic; --校驗碼，本來是滅的，　　c_flag : OUT std_logic; --正誤指示燈　　c_overflag : OUT std_logic;--傳送完標志　　c_dataout : OUT std_logic_vector(7 DOWNTO 0));

72、　　end;　　architecture rtl of top is　　component emiter is　　PORT(SET, SEND, CLR, CP:IN std_logic;　　datain: IN s

73、td_logic_vector(7 DOWNTO 0);　　dataout : OUT std_logic_vector(7 DOWNTO 0);　　flag : OUT std_logic;　　ed : OUT std_logic;　　cbit : OUT std_lo

74、gic);　　end component;　　component collector is　　PORT(data : IN std_logic;　　CP, CLR : IN std_logic;　　cbit : OUT std_l

75、ogic; --校驗碼，本來是滅的，　　flag : OUT std_logic; --正誤指示燈　　overflag : OUT std_logic;--傳送完標志　　dataout : OUT std_logic_vector(7 DOWNTO 0));　　end

76、 component;　　begin　　cunit1:emiter port map(SET, SEND, E_CLR, CP, e_datain, e_dataout, e_flag, e_data, e_cbit);　　cunit2:collector port map(

77、c_data, CP, C_CLR, c_cbit, c_flag, c_overflag, c_dataout);　　end rtl;　　5.2 連線　　編寫好代碼后，設(shè)置引腳圖，并燒錄成熔絲圖，然后下載到ispLSI032E上。然后檢

78、測每一根線是不是好的，每一個引腳是否正常，以及開關(guān)指示燈是否正常，若不正常再加以修改。最后按照引腳圖連線，檢查無誤后就可以調(diào)試運行。　　5.3 記錄與調(diào)試　　運行時不一定能通過，由于VHDL這門語言的特性，會產(chǎn)生很多出乎意料的結(jié)果，所以需要不停調(diào)試，不斷學(xué)習，不停修改代碼，才能使程序趨于完善。

79、　　結(jié)果分析　　6.1 老師檢查測試　　經(jīng)過老師檢查，有一個發(fā)送成功指示燈閃3下沒完成，在接收端接收高電平的時候進行干擾測試沒有通過，其余的全部通過。有一點我也很意外，就是接收有效位時，對其進行干擾，竟然還能發(fā)送成功，究其原因，我也不能說出其所以然。　　經(jīng)過

80、對源代碼的解析，發(fā)現(xiàn)在接收端在檢測到高電平后，沒有對后面的高電平次數(shù)進行驗證或者說驗證是無效的，以致于出現(xiàn)高電平干擾測試失敗。　　接收端接收成功后指示燈閃3下，本來做的只是一個指示燈，像發(fā)送端一樣，但是效果不好，頂多也就是從亮到滅，或者從滅到亮，沒有“閃”的效果。　　6.2 時間圖分析<

81、p>　　紅外數(shù)據(jù)傳輸系統(tǒng)的時間圖如下：　　我們所實現(xiàn)的穩(wěn)定性很高，可以在上兆Hz下面正常工作，而我們采取的方案就是控制采樣脈沖，使采樣脈沖只在很窄的時鐘周期下采樣，然后使采樣脈沖盡量落在發(fā)送數(shù)據(jù)的中間位置上。然而其能在接收有效位的時候仍能發(fā)送成功，我想其原因不僅是采樣脈沖的優(yōu)化，還有干擾測試時的不連續(xù)性（怕燒壞器件），因此才最好導(dǎo)致干擾沒有被檢測出來的下場。<

82、p>　　其他　　7.1 改進方案　　在接收高電平時，加入完善的高電平檢測邏輯，然后在接收成功后，使接收指示燈閃三下，而不是通過一個“亮”或者“滅”來表示是否接收是否正確。　　7.2 參考文獻&l

眾賞文庫> 全部分類> 畢業(yè)設(shè)計

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