基于vhdl數(shù)字是競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)

1、<p>　　基于VHDL的數(shù)字式競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)--搶答、計(jì)分和報(bào)警 </p><p>　　完成日期： </p><p>　　指導(dǎo)教師簽字： </p><p>　　答辯小組成員簽字： </p><p>　　基于VHDL的數(shù)字式競賽搶答器的設(shè)計(jì)與

2、實(shí)現(xiàn)</p><p>　　——搶答、計(jì)分和報(bào)警</p><p><b>　　摘 要</b></p><p>　　搶答器作為一種電子產(chǎn)品，早已廣泛應(yīng)用于各種智力競賽和知識(shí)競賽場合，是競賽問答中一種常用的必備裝置電路結(jié)構(gòu)形式多種多樣。</p><p>　　本設(shè)計(jì)使用VHDL語言設(shè)計(jì)一個(gè)四路數(shù)字競賽搶答器系統(tǒng)。VHDL是一

3、種全方位的硬件描述語言，幾乎覆蓋了以往各種硬件描述語言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過程都可以用VHDL來完成。本文闡述了EDA 的概念和發(fā)展、VHDL語言的優(yōu)點(diǎn)和語法結(jié)構(gòu)并分析講解了四路數(shù)字競賽的各模塊的功能要求、基本原理以及實(shí)現(xiàn)方法。本系統(tǒng)的設(shè)計(jì)就是采用VHDL硬件描述語言編程，基于QuatusII6.0平臺(tái)進(jìn)行編譯和仿真來實(shí)現(xiàn)的，其采用的模塊化、逐步細(xì)化的設(shè)計(jì)方法有利于系統(tǒng)的分工合作，并且能夠及早發(fā)現(xiàn)各子模塊及系統(tǒng)中的錯(cuò)

4、誤，提高系統(tǒng)設(shè)計(jì)的效率。搶答器的主要功能模塊是是：1、對(duì)第一搶答信號(hào)的鑒別和鎖存功能；2、計(jì)分功能。3、數(shù)碼顯示 ；4、答題限時(shí)功能。在本設(shè)計(jì)主要講述搶答、計(jì)分和警告的功能。</p><p>　　關(guān)鍵詞: 搶答器；EDA ；VHDL </p><p>　　Based on VHDL for Digital Competition Vies to Answer First the Des

5、ign andImplementation</p><p>　　-Vies to AnswerFirst, Scoring and Call the Police</p><p><b>　　Abstract</b></p><p>　　Responder is a kind of electronic products, has been w

6、idely used in all kinds of intelligence competition and knowledge contests occasions, is contest answers must have a common device circuit structure forms.</p><p>　　The design of the use of VHDL language des

7、ign a four way race responder digital system.VHDL is a full range of hardware description language, covering almost the past various hardware description language function, the top-down or bottom-up circuit design proces

8、s can use VHDL to complete.This paper expounds the concept and the development of EDA, VHDL language advantages and grammatical structure and Analysis on the four digital competition each module functional requirements,

9、principle and impl</p><p>　　Key words: responder; EDA; VHDL </p><p><b>　　目錄</b></p><p><b>　　1 緒論1</b></p><p>　　2 總體設(shè)計(jì)方案2</p><p>

10、;　　3 設(shè)計(jì)平臺(tái)的描述3</p><p>　　3.1 EDA 的概述3</p><p>　　3.2 VHDL語言特點(diǎn)描述4</p><p>　　3.3 設(shè)計(jì)平臺(tái)QuartusII 6.O軟件的概述及工作原理5</p><p>　　4 搶答器各部分的設(shè)計(jì)描述及仿真波形7</p><p>　　4.1 搶答

11、鑒別、計(jì)分和報(bào)警模塊的設(shè)計(jì)7</p><p>　　4.1.1 搶答鑒別模塊設(shè)計(jì)7</p><p>　　4.1.2 報(bào)警模塊設(shè)計(jì)8</p><p>　　4.1.3 計(jì)分模塊的設(shè)計(jì)9</p><p>　　4.2 其他模塊的設(shè)計(jì)10</p><p>　　4.2.1 譯碼模塊的設(shè)計(jì)10</p>

12、<p>　　4.2.2 定時(shí)模塊的設(shè)計(jì)10</p><p>　　4.2.3 動(dòng)態(tài)顯示模塊的設(shè)計(jì)：12</p><p><b>　　5 總結(jié)13</b></p><p><b>　　參考文獻(xiàn)14</b></p><p><b>　　致謝15</b><

13、;/p><p>　　附錄 源代碼16</p><p><b>　　1 緒論</b></p><p>　　隨著集成技術(shù)的發(fā)展，尤其是中、大規(guī)模和超大規(guī)模集成電路的發(fā)展，數(shù)字電子技術(shù)的應(yīng)用越來越多地滲透到國民經(jīng)濟(jì)的各個(gè)部門，目前數(shù)字電子技術(shù)已經(jīng)廣泛應(yīng)用于計(jì)算機(jī)、自動(dòng)控制、電子測量儀表、電視、雷達(dá)、通信等各個(gè)領(lǐng)域。其中，搶答器就是典型的一種運(yùn)用數(shù)字集

14、成的設(shè)備。</p><p>　　在日常生活中，各種智力競賽越來越多，而搶答器是必不可少的設(shè)備之一，答題時(shí)一般分為必答和搶答兩種。必答有時(shí)間限制，到時(shí)要告警。而搶答則要求參賽者做好充分準(zhǔn)備，由主持人宣讀完題目后，參賽者開始搶答，誰先按下按鈕，就由誰答題，但競賽過程中很難準(zhǔn)確判斷出誰先按下按鍵，因此使用搶答器來完成這一功能是很有必要的。它能夠準(zhǔn)確、公正、直觀地判斷出首輪搶答者，并且通過搶答器的數(shù)碼顯示和警示蜂鳴等方式

15、指示出首輪搶答者。</p><p>　　以下幾章主要介紹搶答器的搶答鑒別、計(jì)分和報(bào)警功能的實(shí)現(xiàn)，VHDL語言的特點(diǎn)及發(fā)展趨勢(shì)，QuatusII6.0開發(fā)平臺(tái)的仿真等。 </p><p><b>　　2 總體設(shè)計(jì)方案</b></p><p>　　使用硬件描述語言（VHDL語言）實(shí)現(xiàn)搶答器的設(shè)計(jì)，方案實(shí)現(xiàn)的思路如下面的框圖描述</p&g

16、t;<p>　　圖2-1 總體設(shè)計(jì)方案框圖</p><p>　　根據(jù)以上框圖，本設(shè)計(jì)可分為以下幾個(gè)模塊：</p><p>　　1、搶答判別模塊：它的功能是鑒別四組中是哪組搶答成功并且把搶答成功的組別信號(hào)輸出給鎖存模塊。</p><p>　　2、顯示報(bào)警模塊：就是把各個(gè)模塊的輸入的不同信號(hào)經(jīng)過譯碼成BCD碼然后直接在數(shù)碼管上顯示，還可以加上蜂鳴器的聲音

17、，更能給觀眾一個(gè)準(zhǔn)確、簡明的數(shù)字。</p><p>　　3、主持人控制模塊：給節(jié)目主持人設(shè)置一個(gè)控制開關(guān)，用來控制系統(tǒng)的清零和搶答的開始。</p><p>　　4、鎖存模塊：該電路的作用是當(dāng)?shù)谝粋€(gè)搶答者搶答后，對(duì)第一個(gè)搶答者的組別進(jìn)行鎖存并顯示在數(shù)碼管上，后面的搶答者信號(hào)全都無響應(yīng)，直到主持人按下復(fù)位鍵。</p><p>　　5、計(jì)分模塊：由主持人控制，針對(duì)選手的答

18、題情況，進(jìn)行加分或減分。</p><p>　　6、在設(shè)計(jì)過程中，其他模塊的添加。</p><p><b>　　3 設(shè)計(jì)平臺(tái)的描述</b></p><p>　　3.1 EDA 的概述</p><p>　　20世紀(jì)90年代，國際上電子和計(jì)算機(jī)技術(shù)較先進(jìn)的國家，一直在積極探索新的電子電路設(shè)計(jì)方法，并在設(shè)計(jì)方法、工具等方面進(jìn)行

19、了徹底的變革，取得了巨大成功。在電子技術(shù)設(shè)計(jì)領(lǐng)域，可編程邏輯器件（如CPLD、FPGA）的應(yīng)用，已得到廣泛的普及，這些器件為數(shù)字系統(tǒng)的設(shè)計(jì)帶來了極大的靈活性。這些器件可以通過軟件編程而對(duì)其硬件結(jié)構(gòu)和工作方式進(jìn)行重構(gòu)，從而使得硬件的設(shè)計(jì)可以如同軟件設(shè)計(jì)那樣方便快捷。這一切極大地改變了傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)方法、設(shè)計(jì)過程和設(shè)計(jì)觀念，促進(jìn)了EDA技術(shù)的迅速發(fā)展。 </p><p>　　EDA技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在

20、EDA軟件平臺(tái)上，用硬件描述語言VHDL完成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載等工作。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計(jì)的效率和可操作性，減輕了設(shè)計(jì)者的勞動(dòng)強(qiáng)度。 </p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性

21、能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。 </p><p>　　現(xiàn)在對(duì)EDA的概念或范疇用得很寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。 </p><p>　　E

22、DA技術(shù)是指以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 </p><p>　　利用EDA工具，電子設(shè)計(jì)師可以從概念、算法、協(xié)議等開始設(shè)計(jì)電子系統(tǒng)，大量工作可以通過計(jì)算機(jī)完成，并可以將電子產(chǎn)品從電路設(shè)計(jì)、性能分析到設(shè)計(jì)出IC版圖或PCB版圖的整個(gè)過程的計(jì)算機(jī)上自動(dòng)處理完成。 </p><p>　　現(xiàn)在對(duì)EDA的概念或范疇用得很

23、寬。包括在機(jī)械、電子、通信、航空航天、化工、礦產(chǎn)、生物、醫(yī)學(xué)、軍事等各個(gè)領(lǐng)域，都有EDA的應(yīng)用。目前EDA技術(shù)已在各大公司、企事業(yè)單位和科研教學(xué)部門廣泛使用。例如在飛機(jī)制造過程中，從設(shè)計(jì)、性能測試及特性分析直到飛行模擬，都可能涉及到EDA技術(shù)。本文所指的EDA技術(shù)，主要針對(duì)電子電路設(shè)計(jì)、PCB設(shè)計(jì)和IC設(shè)計(jì)。 </p><p>　　EDA是在20世紀(jì)90年代初從計(jì)算機(jī)輔助設(shè)計(jì)、計(jì)算機(jī)輔助制造、計(jì)算機(jī)輔助測試和計(jì)算

24、機(jī)輔助工程的概念發(fā)展而來的。EDA技術(shù)不僅極大地提高了系統(tǒng)的設(shè)計(jì)效率，而且使設(shè)計(jì)者擺脫了大量的輔助性工作，將精力值終于創(chuàng)造性的方案與概念的構(gòu)思上。</p><p>　　在傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計(jì)中，描述硬件的方法通常是邏輯表達(dá)式和邏輯電路圖。隨著系統(tǒng)復(fù)雜程度的增加，這些描述方法變得過于復(fù)雜，不便于使用。VHDL語言是一種在EDA設(shè)計(jì)中廣泛流行的硬件描述語言，主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有

25、硬件特征的語句外，VHDL語言的句法、語言形式和描述風(fēng)格十分類似于一般的計(jì)算機(jī)高級(jí)語言，是目前硬件描述語言中應(yīng)用最為廣泛的一種。VHDL語言具有很強(qiáng)的電路描述能力，支持硬件的設(shè)計(jì)、驗(yàn)證、綜合和測試，是一種多層次的硬件描述語言。目前，IEEE又推出了一種新標(biāo)準(zhǔn)，將VHDL語言的描述能力從數(shù)字電路擴(kuò)展到模擬電路及數(shù)?；旌想娐返脑O(shè)計(jì)，這使得VHDL語言的應(yīng)用范圍更加廣泛。</p><p>　　3.2 VHDL語言特點(diǎn)

26、描述</p><p>　　VHDL的英文全名是 Very-High-Speed Integrated Circuit Hardware Description Language， 誕生于 1982 年。1987 年底，VHDL被IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。 </p><p>　　VHDL主要用于描述 數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VH

27、DL的語言形式和描述風(fēng)格與句法是十分類似于一般的 計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口）和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p&

28、gt;　　VHDL 語言能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來，VHDL語言主要具有以下優(yōu)點(diǎn)：</p><p>　?。?）VHDL語言功能強(qiáng)大，設(shè)計(jì)方式多樣 </p><p>　　VHDL 語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VH

29、DL 語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語言所不能比擬的。VHDL語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法； 既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。 </p><p>　?。?）VHDL語言具有強(qiáng)大的硬件描述能力 </p><p>　　VHDL語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路

30、；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL語言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。 </p><p>　?。?）VHDL語言具有很強(qiáng)的移植能力 </p><

31、p>　　VHDL語言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。 </p><p>　?。?）VHDL語言的設(shè)計(jì)描述與器件無關(guān) </p><p>　　采用 VHDL語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處

32、是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。 </p><p>　?。?） VHDL語言程序易于共享和復(fù)用 </p><p>　　VHDL語言采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步

33、地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 </p><p>　　由于 VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工作量，縮短開發(fā)周期。</p><p>　　3.3 設(shè)計(jì)平臺(tái)QuartusII 6

34、.O軟件的概述及工作原理</p><p>　　QuartusII6.0 軟件是Altera公司最新版本的EDA 開發(fā)軟件，支持APEX系列、Cyclone 系列、Stratix系列和Excalibur系列等新型系列軟件的開發(fā)。含有工作組計(jì)算、集成邏輯分析儀、EDA工具集成、多過程支持、增強(qiáng)重編譯和IP集成等特性。支持百萬門級(jí)的設(shè)計(jì)，支持高速I/O設(shè)計(jì)，具有更強(qiáng)的設(shè)計(jì)能力和更快的編譯速度。QuartusII6.0開

35、發(fā)軟件為可編程片上系統(tǒng)設(shè)計(jì)提供了一個(gè)完整的設(shè)計(jì)環(huán)境。無論是使用個(gè)人電腦、NUIX或Linux工作站，QuartusII6.0都提供了方便設(shè)計(jì)、快速編譯處理以及編程功能。</p><p>　　QuartusII6.0輸入的設(shè)計(jì)過程一般為創(chuàng)建工程、輸入文件、項(xiàng)目編譯、波形仿真、項(xiàng)目校驗(yàn)和編程下載等幾個(gè)步驟。</p><p>　　創(chuàng)建工程：在將設(shè)計(jì)實(shí)體輸入集成開發(fā)環(huán)境并進(jìn)行編譯之前，應(yīng)當(dāng)首先創(chuàng)建

36、針對(duì)該設(shè)計(jì)實(shí)體的工程項(xiàng)目文件； </p><p>　　輸入文件：采用硬件描述語言描述的設(shè)計(jì)文件，可以預(yù)先用文本文件編輯工具輸入并編輯，也可在QuartusII6.0集成開發(fā)環(huán)境中輸入和編輯。對(duì)于事先完成輸入編輯的設(shè)計(jì)文件，也可在創(chuàng)建工程項(xiàng)目文件時(shí)予以添加，也可在QuartusII6.0集成開發(fā)環(huán)境中選擇File---->Open，打開和編輯選中的設(shè)計(jì)文件。 </p><p>　　編

37、譯設(shè)計(jì)項(xiàng)目：QuartusII6.0編譯器的功能是對(duì)設(shè)計(jì)文件進(jìn)行分析檢查和邏輯綜合，并將綜合結(jié)果生成可以對(duì)器件編程的目標(biāo)文件，和供時(shí)序分析的時(shí)序信息文件等輸出文件。編譯過程包括分析與綜合、適配、編程和時(shí)序分析4個(gè)環(huán)節(jié)。對(duì)于比較簡單的設(shè)計(jì)，可以使用全程編譯一次完成上述4個(gè)環(huán)節(jié)；而對(duì)于較為復(fù)雜的設(shè)計(jì)，每一次全程編譯都非常耗時(shí)，因此可以采用分步驟編譯，分別完成每個(gè)環(huán)節(jié)，逐個(gè)分析每個(gè)環(huán)節(jié)輸出的編譯報(bào)告，這樣可以提高設(shè)計(jì)效率。 </p>

38、;<p>　　仿真設(shè)計(jì)項(xiàng)目：當(dāng)一個(gè)設(shè)計(jì)項(xiàng)目完成編譯以后，如果不對(duì)、驗(yàn)證正確與否，就直接下載到項(xiàng)目器件中的話，其結(jié)果是無法預(yù)知的。因?yàn)橥ㄟ^編譯只能說明源設(shè)計(jì)文件符合描述語言的語法規(guī)則，并可以本綜合成為電路，但不能說明該電路可以完成設(shè)計(jì)要求。 </p><p>　　驗(yàn)證是設(shè)計(jì)中的一個(gè)重要環(huán)節(jié)，而邏輯模擬-----仿真則是最常用的驗(yàn)證手段。使用QuartusII6.0仿真設(shè)計(jì)項(xiàng)目，首先要編輯仿真波形文件

39、并存盤，然后運(yùn)行QuartusII6.0的仿真器。</p><p>　　當(dāng)設(shè)計(jì)文件的方針通過后，就可以將變異輸出的配置文件下載到項(xiàng)目辦上了。值得注意的是，在下載配置文件之前，應(yīng)當(dāng)首先將目標(biāo)期間的引腳鎖定到相應(yīng)的端口上，這樣才能使目標(biāo)板正常運(yùn)行。 </p><p>　　4 搶答器各部分的設(shè)計(jì)描述及仿真波形</p><p>　　4.1 搶答鑒別、計(jì)分和報(bào)警模塊的設(shè)計(jì)&l

40、t;/p><p>　　4.1.1 搶答鑒別模塊設(shè)計(jì) </p><p>　　在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的搶的功能，并且能夠?qū)崿F(xiàn)當(dāng)有一路搶答按鍵按下時(shí)，該路搶答信號(hào)將其余各按鍵信號(hào)封鎖的功能。在這個(gè)模塊輸入端有WARN輸入（以時(shí)間控制系統(tǒng)的WARN輸出信號(hào)為信號(hào)源）、一個(gè)和“時(shí)間控制系統(tǒng)”公用的CLEAR端、4人搶答輸入信號(hào)端S0，S1，S2，S3和有一個(gè)時(shí)鐘信號(hào)

41、端CLK，這個(gè)時(shí)鐘信號(hào)是個(gè)高頻信號(hào)，用以掃描S0，S1，S2，S3是否有信號(hào)輸入。輸出端有對(duì)應(yīng)于S0，S1，S2，S3編號(hào)的4個(gè)指示燈LED和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè)STOP端用于指示S0，S1，S2，S3按鈕狀態(tài)（控制計(jì)算器停止）.生成模塊圖如4.1所示：</p><p>　　圖4-1 搶答鑒別模塊的模塊圖</p><p>　　仿真波形如圖4.2所示：

42、 </p><p>　　圖4-2 搶答鑒別模塊部分仿真波形</p><p>　　4.1.2 報(bào)警模塊設(shè)計(jì)</p><p>　?。?） 在這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的報(bào)警功能，當(dāng)主持人按下控制鍵，有限時(shí)間內(nèi)（N秒內(nèi)）有人搶答或是倒計(jì)時(shí)到了之后蜂鳴聲開始報(bào)警，輸出SOUND有效電平為高。生成模塊如圖4.3（1）所示：</p><p>　　圖

43、4-3 報(bào)警模塊（1） 的模塊圖</p><p>　　其仿真波形圖如圖4.4 所示： </p><p>　　圖4-4 報(bào)警模塊（1）的仿真波形 </p><p>　　(2) 具有犯規(guī)設(shè)置電路對(duì)提前搶答和超時(shí)搶答者，則報(bào)警并顯示組別。其中，S、S1、S2、S3表示四個(gè)按鍵，CLEAR是復(fù)位控制端，WARNS是警告信號(hào)。 </p><p&g

44、t;　　圖 4-5 報(bào)警模塊（2）的模塊圖</p><p><b>　　仿真波形如圖所示：</b></p><p>　　圖4-6 報(bào)警模塊（2）的仿真波形</p><p>　　4.1.3 計(jì)分模塊的設(shè)計(jì)</p><p>　　本模塊主要實(shí)現(xiàn)題目中的最后一個(gè)要求。設(shè)置一個(gè)計(jì)分電路，每組開始預(yù)置10分，由主持人記分，答對(duì)一次

45、加1分，答錯(cuò)一次減1分。CLK是一個(gè)時(shí)鐘信號(hào)，CLR是復(fù)位信號(hào)，ADD與SUB是加減控制端，CHOOSE是選擇組別，用以控制加減組別。本設(shè)計(jì)是選用BCD碼（即用四位二進(jìn)制數(shù)來表示一位十進(jìn)制）來顯示計(jì)數(shù)。aa0、aa1是顯示計(jì)分的個(gè)位和十位。bb0、bb1、cc0、cc1、dd0、dd1其功能和aa0、aa1相同。生成模塊圖如右圖：</p><p>　　圖4-7 計(jì)分模塊的模塊圖 </p><

46、;p>　　仿真波形如圖4.8所示： </p><p>　　圖4-8 計(jì)分模塊的仿真波形圖</p><p>　　4.2 其他模塊的設(shè)計(jì)</p><p>　　4.2.1 譯碼模塊的設(shè)計(jì)</p><p>　　將搶答過程中鎖存的BCD碼轉(zhuǎn)換成7段碼用于LED的顯示。在程序設(shè)計(jì)中，INSTATES 代表七個(gè)輸入，QOUT 七個(gè)輸出端。生

47、成的模塊圖如圖4.9所示： </p><p>　　圖4-9 譯碼模塊的模塊圖</p><p>　　4.2.2 定時(shí)模塊的設(shè)計(jì)</p><p>　　這個(gè)模塊中主要實(shí)現(xiàn)搶答過程中的計(jì)時(shí)功能，在搶答開始后進(jìn)行N秒的倒計(jì)時(shí)，并且在N秒倒計(jì)時(shí)后無人搶答的情況下顯示超時(shí)并輸出信號(hào)至WARN報(bào)警，或者只要N秒內(nèi)有人搶答，由搶答鑒別模塊輸出的STOP信號(hào)控制停止計(jì)時(shí)，并顯示優(yōu)

48、先搶答者的搶答時(shí)刻，輸出一個(gè)信號(hào)經(jīng)WARN傳至“搶答鑒別系統(tǒng)”，鎖存不再讓選手搶答。這個(gè)模塊的輸入端有時(shí)鐘信號(hào)CLK、系統(tǒng)復(fù)位信號(hào)CLEAR和一個(gè)STOP輸入信號(hào)；輸出端有秒時(shí)間狀態(tài)顯示信號(hào)高位HIGN和低位LOW，無人搶答時(shí)計(jì)時(shí)中止警報(bào)信號(hào)WARN。</p><p>　　生成的模塊圖如圖4.10所示：</p><p>　　圖4-10 定時(shí)模塊的模塊圖 </p>

49、<p>　　4.2.3 動(dòng)態(tài)顯示模塊的設(shè)計(jì)：</p><p>　　即掃描顯示功能。在初始狀態(tài)時(shí)，各組計(jì)分給出一個(gè)固定的值并將它掃描顯示在屏幕上，當(dāng)計(jì)分或者要顯示的數(shù)據(jù)發(fā)生變化時(shí)，再次掃描并顯示出來。其模塊圖如下所示：</p><p>　　圖4-10 動(dòng)態(tài)顯示模塊的模塊圖 </p><p><b>　　5 總結(jié) </b>

50、</p><p>　　本設(shè)計(jì)使用VHDL語言，對(duì)搶答器的每一個(gè)模塊進(jìn)行分析、設(shè)計(jì)、編譯，并在QUARTUSII6.0軟件的支持下，對(duì)其進(jìn)行仿真。 </p><p>　　在本文章主要講述了搶答器的搶答、計(jì)分和報(bào)警的功能。搶答模塊包括了主持人的控制、信號(hào)鎖存等功能。通過這個(gè)模塊，對(duì)后續(xù)的定時(shí)、

51、顯示模塊提供一個(gè)開端，引導(dǎo) 。計(jì)分功能，是實(shí)現(xiàn)題目中加分減分的功能。報(bào)警主要是對(duì)提前搶答或者答題超時(shí)等違規(guī)狀況提供一個(gè)警告信號(hào)。在對(duì)這三個(gè)模塊的設(shè)計(jì)中，遇到幾個(gè)難題。主要是對(duì)VHDL的語言設(shè)計(jì)的遺忘，通過查閱課本以及軟件調(diào)試逐一解決。在對(duì)各模塊進(jìn)行編程時(shí)，模塊之間的鏈接是很重要的。要注意各模塊之間的連接關(guān)系。</p><p>　　通過這次畢業(yè)設(shè)計(jì)我發(fā)現(xiàn)自己的不足。首先， 感覺簡單，以為利用學(xué)過的課程做應(yīng)該沒什么問

52、題?？紤]不周全，導(dǎo)致系統(tǒng)功能設(shè)定時(shí)遇到不少困難。也耽擱了不少時(shí)間。其次，我發(fā)現(xiàn)自己對(duì)課本知識(shí)不是太熟悉，對(duì)開發(fā)工具的利用掌握的也不是很熟練，導(dǎo)致在編程、仿真時(shí)遇到不少麻煩。最后，由于大學(xué)期間接觸電腦的機(jī)會(huì)不是太多，對(duì)基本的Word文檔的掌握不是很熟練，在對(duì)論文的格式進(jìn)行修改時(shí)花費(fèi)了不少時(shí)間。這次設(shè)計(jì)也使我意識(shí)到，理論與時(shí)間之間的距離有多大。深刻體會(huì)到“紙上得來終覺淺，絕知此事要躬行”這句古話的含義了。在以后的學(xué)習(xí)生活中，我會(huì)盡量彌補(bǔ)我在

53、這方面的欠缺和不足。由于本人能力有限，設(shè)計(jì)還有許多不足之處，還請(qǐng)老師給予指點(diǎn)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1]. 李國洪，沈明山主編.EDA技術(shù)與實(shí)驗(yàn)[M].機(jī)械工業(yè)出版社，2008：2-11. </p><p>　　[2]. 李欣，張海燕主編，VHDL數(shù)字系統(tǒng)設(shè)計(jì)[M].科學(xué)出版社，2009：28—3

54、0. </p><p>　　[3]. 皺彥，莊嚴(yán)，皺寧等編著，EDA技術(shù)與數(shù)字系統(tǒng)設(shè)計(jì)[M].電子工業(yè)出版社：69—76. </p><p>　　[4]. 劉開緒.數(shù)字是搶答器的設(shè)計(jì)與實(shí)現(xiàn)[J].電子工程師.2005.9:69-71. </p><p>　　[5]. 汪國強(qiáng).EDA技術(shù)與應(yīng)用[M].電子工業(yè)出版社.2006.60-76.</p><

55、;p>　　[6]. 馮祥.可編程邏輯器件在數(shù)字系統(tǒng)中的應(yīng)用[J].國外電子元器.2001(5):58-59. </p><p>　　[7].高曙光.可編程邏輯器件原理、開發(fā)與應(yīng)用[M].西安電子科技.2002:122-125 .</p><p>　　[8]. 章忠全.電子技術(shù)基礎(chǔ)實(shí)驗(yàn)與課程設(shè)計(jì)[M].中國電力出版社.1999:95-99. </p><p>　

56、　[9]. 胡丹.基于VHDL智力競賽搶答器的設(shè)計(jì)與實(shí)現(xiàn)[J].現(xiàn)代機(jī)械.2007(3):54-55.</p><p>　　[10].劉延文,唐慶玉，段玉生.EDA技術(shù)是實(shí)現(xiàn)電工學(xué)研究性教學(xué)的良好手段[J].實(shí)驗(yàn)設(shè)計(jì)與管理.2006(8):65-68.</p><p>　　[11]. 郭勇.EDA技術(shù)基礎(chǔ)（第2版）[M].機(jī)械工業(yè)出版社.2005.314-320. </p>

57、<p>　　[12]. 常青，陳輝煌.可編程專用集成電路及其應(yīng)用與設(shè)計(jì)實(shí)踐經(jīng)驗(yàn)[M].國防工業(yè)出版社.1998:38-45. </p><p>　　[13]. Enoch O Hwang.Digital Logic and Microprocessor Design with VHDL[M]. Thomson-Engineering.2005: 10-15.</p><p>　

58、　[14]. Sudhakar Yalamanchili .Introductory VHDL :from simulation to synthesis[M].Prentice Hall.2001: 56-60.</p><p>　　[15]. On a Network Security Model for the Secure Information Flow on Multilevel Secure Net

59、work .[J].Ki-Yong Hong.Chul Kim.2001: 364-369. </p><p><b>　　致謝</b></p><p>　　經(jīng)過幾個(gè)月的時(shí)間，畢業(yè)設(shè)計(jì)已經(jīng)結(jié)束，本設(shè)計(jì)師在劉 老師的指導(dǎo)下完成的。我本來是一個(gè)散漫的人，若不是老師督促與耐心指導(dǎo)我不可能完成的這么及時(shí)。在此首先謝謝劉老師。</p><p

60、>　　在整個(gè)設(shè)計(jì)過程中，我身邊的同學(xué)特別是我的舍友，他們?yōu)槲姨峁╇娔X、網(wǎng)絡(luò)，使我查找資料更加方便。在此還要感謝實(shí)驗(yàn)室的老師們，謝謝你們?cè)谖倚枰臅r(shí)候?yàn)槲掖蜷_實(shí)驗(yàn)室的門，謝謝你們的信任。我的同組成員也給了我很大的幫助。幫我解決了很多細(xì)節(jié)上的問題，使我能夠更好更順利的完成我的畢業(yè)設(shè)計(jì)，謝謝你們。</p><p>　　通過做畢業(yè)設(shè)計(jì)我學(xué)到了很多，無論是理論知識(shí)還是實(shí)際操作，都讓我受益匪淺。這些很大程度上得益于幫助

61、過我的老師和同學(xué)，真的非常感謝你們。</p><p>　　最后，我還是要向百忙之中給我莫大幫助的劉老師表示感謝。還要 感謝的是我親愛的青島工學(xué)院以及學(xué)院的每一位領(lǐng)導(dǎo)、老師和同學(xué)。謝謝你們！</p><p><b>　　附錄 源代碼</b></p><p>　　1、搶答鑒別模塊源代碼

62、 LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY LOCK IS</p><p>　　PORT (CLK,CLEAR:IN STD_LOGIC;</p><p>　　WARN : IN STD

63、_LOGIC;</p><p>　　S0,S1,S2,S3 : IN Std_Logic ;</p><p>　　STATES : OUT STD_LOGIC_VECTOR(3 DOWNTO 0) ;</p><p>　　STOP : OUT STD_LOGIC ;</p><p>　　LED : OUT STD_LOGIC_VECTOR(

64、3 DOWNTO 0));</p><p>　　END LOCK ;</p><p>　　ARCHITECTURE ONE OF LOCK IS</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLEAR,CLK,S0,S1,S2,S3 )</p><p>&l

65、t;b>　　BEGIN</b></p><p>　　IF (CLEAR = '1')THEN </p><p>　　STATES<="0000";LED<="0000";STOP<='0';</p><p>　　ELSIF (CLK 'EVENT A

66、ND CLK='1' )THEN</p><p>　　IF ( WARN='0' )THEN</p><p>　　IF ( S3 ='1' AND S2='0' AND S1='0' AND S0='0' ) THEN</p><p>　　STATES &l

67、t;= "0100" ; LED<="0100" ;STOP<='1' ;</p><p>　　ELSIF ( S2 ='1' AND S3='0' AND S1='0' AND S0='0' ) THEN</p><p>　　STATES

68、<= "0011" ; LED<="0011" ;STOP<='1' ;</p><p>　　ELSIF ( S1 ='1' AND S3='0' AND S2='0' AND S0='0' ) THEN</p><p>　　STATE

69、S <= "0010" ; LED<="0010" ;STOP<='1' ;</p><p>　　ELSIF ( S0 ='1' AND S3='0' AND S2='0' AND S1='0' ) THEN</p><p>　　STATE

70、S <= "0001" ; LED<="0001" ;STOP<='1' ;</p><p>　　ELSE STATES<="0000" ; LED<="0000";</p><p><b>　　END IF ;</b></p>

71、;<p><b>　　END IF ;</b></p><p><b>　　END IF ;</b></p><p>　　END PROCESS ;</p><p>　　END ARCHITECTURE ;</p><p><b>　　2、報(bào)警模塊 </b>&l

72、t;/p><p>　?。?）LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　ENTITY ALARM IS</p><p>　　PORT(CLEAR,WARN: IN STD_LOGIC;</p><p>　　SOUND: OUT ST

73、D_LOGIC);</p><p>　　END ALARM;</p><p>　　ARCHITECTURE FOUR OF ALARM IS</p><p><b>　　BEGIN </b></p><p>　　PROCESS(WARN,CLEAR)</p><p><b>　　BEGI

74、N</b></p><p>　　IF CLEAR='1' THEN SOUND<='0';</p><p>　　ELSIF WARN='1' THEN</p><p>　　SOUND<='1';</p><p>　　ELSE SOUND<='

75、0';</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE ; </p><p>　?。?）LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_

76、1164.ALL;</p><p>　　ENTITY FOUL IS</p><p>　　PORT(CLEAR : IN STD_LOGIC;</p><p>　　S0,S1,S2,S3: IN STD_LOGIC;</p><p>　　LEDE: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);</p>&l

77、t;p>　　WARNS: OUT STD_LOGIC);</p><p><b>　　END FOUL;</b></p><p>　　ARCHITECTURE ONE OF FOUL IS</p><p><b>　　BEGIN </b></p><p>　　PROCESS(CLEAR,S

78、0,S1,S2,S3)</p><p>　　VARIABLE a : Std_Logic_Vector (3 DOWNTO 0);</p><p><b>　　BEGIN</b></p><p>　　a := S3 & S2 & S1 & S0 ;</p><p>　　IF CLEAR='

79、;1' THEN </p><p><b>　　CASE a IS</b></p><p>　　WHEN "1000" =>LEDE <="0100"; WARNS<='1';</p><p>　　WHEN "0100" =>LEDE &

80、lt;="0011"; WARNS<='1';</p><p>　　WHEN "0010" =>LEDE <="0010"; WARNS<='1';</p><p>　　WHEN "0001" =>LEDE <="0001"

81、; WARNS<='1';</p><p>　　WHEN OTHERS =>LEDE <="0000"; WARNS<='1';</p><p>　　END CASE ;</p><p>　　ELSE LEDE<="0000";WARNS<='0

82、9;;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　END ONE; </p><p>　　3、計(jì)分模塊 </p><p>　　LIBRARY IEEE;</p><p>　　USE I

83、EEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY SCORE IS</p><p>　　PORT(CLK,SUB,ADD,CLR:IN STD_LOGIC;</p><p>　　CHOOSE: IN STD_LOGIC_VEC

84、TOR(3 DOWNTO 0);</p><p>　　aa0,aa1,bb0,bb1,cc0,cc1,dd0,dd1: BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0));</p><p>　　END SCORE;</p><p>　　ARCHITECTURE RTL OF SCORE IS</p><p><b&

85、gt;　　BEGIN</b></p><p>　　PROCESS( CHOOSE , CLK ,SUB , ADD ,CLR)</p><p><b>　　BEGIN</b></p><p>　　IF(CLR='1') THEN</p><p>　　aa1<="0001&quo

86、t;;aa0<="0000";</p><p>　　bb1<="0001";bb0<="0000";</p><p>　　cc1<="0001";cc0<="0000";</p><p>　　dd1<="0001"

87、;;dd0<="0000";</p><p>　　ELSIF(CLK'EVENT AND CLK='1') THEN </p><p>　　IF(ADD='1') THEN</p><p>　　IF(CHOOSE="0001") THEN</p><p>　

88、　IF(aa0="1001") THEN</p><p>　　aa0<="0000";</p><p>　　IF(aa1="1001") THEN</p><p>　　aa1<="0000";</p><p><b>　　ELSE </

89、b></p><p>　　aa1<=aa1+'1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　aa0<=aa0+'1';</p><p><b

90、>　　END IF;</b></p><p>　　ELSIF (CHOOSE="0010") THEN</p><p>　　IF(bb0="1001") THEN</p><p>　　bb0<="0000";</p><p>　　IF(bb1="10

91、01") THEN</p><p>　　bb1<="0000";</p><p><b>　　ELSE </b></p><p>　　bb1<=bb1+'1';</p><p><b>　　END IF;</b></p><

92、;p><b>　　ELSE</b></p><p>　　bb0 <= bb0+'1';</p><p><b>　　END IF;</b></p><p>　　ELSIF( CHOOSE="0100") THEN</p><p>　　IF(cc0=&q

93、uot;1001") THEN</p><p>　　cc0<="0000";</p><p>　　IF(cc1="1001") THEN </p><p>　　cc1<="0000";</p><p><b>　　ELSE </b><

94、/p><p>　　cc1<=cc1+'1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p><b>　　END IF;</b></p><p>　　ELSIF (CHO

95、OSE="1000") THEN</p><p>　　IF(dd0="1001") THEN</p><p>　　dd0<="0000";</p><p>　　IF(dd1="1001") THEN</p><p>　　dd1<="0000&

96、quot;;</p><p><b>　　ELSE </b></p><p>　　dd1<=dd1+'1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　dd

97、0<=dd0+'1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p>　　ELSIF(SUB='1') THEN </p><p>　　IF(CHOOSE="0001"

98、) THEN</p><p>　　IF(aa0="0000") THEN</p><p>　　IF(aa1="0000") THEN</p><p>　　aa0<="0000";</p><p>　　aa1<="0000";</p>&l

99、t;p><b>　　ELSE</b></p><p>　　aa0<="1001";</p><p>　　aa1<=aa1-'1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b&g

100、t;</p><p>　　aa0<=aa0-'1';</p><p><b>　　END IF; </b></p><p>　　ELSIF (CHOOSE="0010") THEN</p><p>　　IF(bb0="0000") THEN</p>

101、<p>　　IF(bb1="0000") THEN</p><p>　　bb0<="0000";</p><p>　　bb1<="0000";</p><p><b>　　ELSE</b></p><p>　　bb0<="

102、;1001";</p><p>　　bb1<=bb1-'1';</p><p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　bb0<=bb0-'1';</p><p&g

103、t;<b>　　END IF;</b></p><p>　　ELSIF(CHOOSE="0100") THEN</p><p>　　IF(cc0="0000") THEN</p><p>　　IF(cc1="0000") THEN</p><p>　　cc0&l

104、t;="0000";</p><p>　　cc1<="0000";</p><p><b>　　ELSE</b></p><p>　　cc0<="1001";</p><p>　　cc1<=cc1-'1';</p>

105、<p><b>　　END IF;</b></p><p><b>　　ELSE</b></p><p>　　cc0<=cc0-'1';</p><p><b>　　END IF;</b></p><p>　　ELSIF(CHOOSE=&quo

106、t;1000") THEN</p><p>　　IF(dd0="0000") THEN</p><p>　　IF(dd1="0000") THEN</p><p>　　dd0<="0000";</p><p>　　dd1<="0000"; &

107、lt;/p><p><b>　　ELSE</b></p><p>　　dd0<="1001";</p><p>　　dd1<=dd1-'1';</p><p><b>　　END IF;</b></p><p><b>　

108、　ELSE</b></p><p>　　dd0<=dd0-'1';</p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p>

109、<p><b>　　END IF ; </b></p><p>　　END PROCESS;</p><p>　　END ARCHITECTURE ; </p><p>　　大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）撰寫規(guī)范</p><p>　　本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究價(jià)值和

110、實(shí)用價(jià)值的學(xué)術(shù)資料。它既是本科學(xué)生開始從事工程設(shè)計(jì)、科學(xué)實(shí)驗(yàn)和科學(xué)研究的初步嘗試，也是學(xué)生在教師的指導(dǎo)下，對(duì)所進(jìn)行研究的適當(dāng)表述，還是學(xué)生畢業(yè)及學(xué)位資格認(rèn)定的重要依據(jù)。畢業(yè)論文撰寫是本科生培養(yǎng)過程中的基本訓(xùn)練環(huán)節(jié)之一，應(yīng)符合國家及各專業(yè)部門制定的有關(guān)標(biāo)準(zhǔn)，符合漢語語法規(guī)范。指導(dǎo)教師應(yīng)加強(qiáng)指導(dǎo)，嚴(yán)格把關(guān)。</p><p><b>　　1、論文結(jié)構(gòu)及要求</b></p><p

111、>　　論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。</p><p><b>　　1.1 題目</b></p><p>　　論文題目應(yīng)恰當(dāng)、準(zhǔn)確地反映論文的主要研究內(nèi)容。不應(yīng)超過25字，原則上不得使用標(biāo)點(diǎn)符號(hào)，不設(shè)副標(biāo)題。</p><p>　　1.2 摘要與關(guān)鍵詞</p><p>&l

112、t;b>　　1.2.1 摘要</b></p><p>　　本科生畢業(yè)設(shè)計(jì)（論文）的摘要均要求用中、英兩種文字給出，中文在前。</p><p>　　摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究內(nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在300字左右。摘要中不宜使用公式、圖表，不標(biāo)注引用文獻(xiàn)編號(hào)，避免將摘要寫成目錄式的內(nèi)容介紹。</p>

113、<p><b>　　1.2.2 關(guān)鍵詞</b></p><p>　　關(guān)鍵詞是供檢索用的主題詞條，應(yīng)采用能覆蓋論文主要內(nèi)容的通用技術(shù)詞條（參照相應(yīng)的技術(shù)術(shù)語標(biāo)準(zhǔn)），一般列3～5個(gè)，按詞條的外延層次從大到小排列，應(yīng)在摘要中出現(xiàn)。</p><p><b>　　1.3 目錄</b></p><p>　　目錄應(yīng)獨(dú)立成頁

114、，包括論文中全部章、節(jié)的標(biāo)題及頁碼。</p><p><b>　　1.4 論文正文</b></p><p>　　論文正文包括緒論、論文主體及結(jié)論等部分。</p><p><b>　　1.4.1 緒論</b></p><p>　　緒論一般作為論文的首篇。緒論應(yīng)說明選題的背景、目的和意義，國內(nèi)外文獻(xiàn)綜述

115、以及論文所要研究的主要內(nèi)容。</p><p>　　文管類論文的緒論是畢業(yè)論文的開頭部分，一般包括說明論文寫作的目的與意義，對(duì)所研究問題的認(rèn)識(shí)以及提出問題。緒論只是文章的開頭，不必寫章號(hào)。</p><p>　　畢業(yè)設(shè)計(jì)（論文）緒論部分字?jǐn)?shù)不多于全部論文字?jǐn)?shù)的1/4。</p><p>　　1.4.2 論文主體</p><p>　　論文主體是論文的

116、主要部分，要求結(jié)構(gòu)合理，層次清楚，重點(diǎn)突出，文字簡練、通順。論文主體的內(nèi)容要求參照《大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）的規(guī)定》第五章。</p><p>　　論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。</p><p><b>　　1.4.3 結(jié)論</b></p><p>　　結(jié)論作為單獨(dú)一章排列，但不加章號(hào)。</p><p>　　結(jié)論是

117、對(duì)整個(gè)論文主要成果的歸納，要突出設(shè)計(jì)（論文）的創(chuàng)新點(diǎn)，以簡練的文字對(duì)論文的主要工作進(jìn)行評(píng)價(jià)，一般為400～1 000字。</p><p><b>　　1.5 參考文獻(xiàn)</b></p><p>　　參考文獻(xiàn)是論文不可缺少的組成部分，它反映了論文的取材來源和廣博程度。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻(xiàn)。對(duì)理工類論文，參考文獻(xiàn)數(shù)量一般應(yīng)在15篇以上

118、，其中學(xué)術(shù)期刊類文獻(xiàn)不少于8篇，外文文獻(xiàn)不少于3篇；對(duì)文科類、管理類論文，參考文獻(xiàn)數(shù)量一般為10～20篇，其中學(xué)術(shù)期刊類文獻(xiàn)不少于8篇，外文文獻(xiàn)不少于3篇。</p><p>　　在論文正文中必須有參考文獻(xiàn)的編號(hào)，參考文獻(xiàn)的序號(hào)應(yīng)按在正文中出現(xiàn)的順序排列。</p><p>　　產(chǎn)品說明書、各類標(biāo)準(zhǔn)、各種報(bào)紙上刊登的文章及未公開發(fā)表的研究報(bào)告（著名的內(nèi)部報(bào)告如PB、AD報(bào)告及著名大公司的企業(yè)技

119、術(shù)報(bào)告等除外）不宜做為參考文獻(xiàn)引用。但對(duì)于工程設(shè)計(jì)類論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊(cè)可作為參考文獻(xiàn)。</p><p>　　引用網(wǎng)上參考文獻(xiàn)時(shí)，應(yīng)注明該文獻(xiàn)的準(zhǔn)確網(wǎng)頁地址，網(wǎng)上參考文獻(xiàn)不包含在上述規(guī)定的文獻(xiàn)數(shù)量之內(nèi)。</p><p><b>　　1.6 致謝</b></p><p>　　對(duì)導(dǎo)師和給予指導(dǎo)或協(xié)助完成論文工作的組織和個(gè)人表示感謝。內(nèi)容應(yīng)簡潔

120、明了、實(shí)事求是，避免俗套。</p><p><b>　　1.7 附錄</b></p><p>　　如開題報(bào)告、文獻(xiàn)綜述、外文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。</p><p><b>　　2、論文書寫規(guī)定</b></p>&

121、lt;p>　　2.1 論文正文字?jǐn)?shù)</p><p>　　理工類 論文正文字?jǐn)?shù)不少于20 000字。</p><p>　　文管類 論文正文字?jǐn)?shù)12 000－20 000字。其中漢語言文學(xué)專業(yè)不少于7 000字。</p><p>　　外語類 論文正文字?jǐn)?shù)8 000－10 000個(gè)外文單詞。</p><p>　　藝術(shù)類 論文正文字?jǐn)?shù)3

122、 000～5 000字。</p><p><b>　　2.2 論文書寫</b></p><p>　　本科生畢業(yè)論文用B5紙計(jì)算機(jī)排版、編輯與雙面打印輸出。</p><p>　　論文版面設(shè)置為：畢業(yè)論文B5紙、縱向、為橫排、不分欄，上下頁邊距分別為2.5cm和2cm，左右頁邊距分別為2.4cm和2cm，對(duì)稱頁邊距、左側(cè)裝訂并裝訂線為0cm、奇偶頁

123、不同、無網(wǎng)格。論文正文滿頁為29行，每行33個(gè)字，字號(hào)為小四號(hào)宋體，每頁版面字?jǐn)?shù)為957個(gè)，行間距為固定值20磅。</p><p>　　頁眉。頁眉應(yīng)居中置于頁面上部。單數(shù)頁眉的文字為“章及標(biāo)題”；雙數(shù)頁眉的文字為“大學(xué)本科生畢業(yè)設(shè)計(jì)（論文）”。頁眉的文字用五號(hào)宋體，頁眉文字下面為2條橫線（兩條橫線的長度與版芯尺寸相同，線粗0.5磅）。頁眉、頁腳邊距分別為1.8cm和1.7cm。</p><p&

124、gt;　　頁碼。頁碼用小五號(hào)字，居中標(biāo)于頁面底部。摘要、目錄等文前部分的頁碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁碼用阿拉伯?dāng)?shù)字編排。</p><p><b>　　2.3 摘要</b></p><p>　　中文摘要一般為300字左右，外文摘要應(yīng)與中文摘要內(nèi)容相同，在語法、用詞和書寫上應(yīng)正確無誤，摘要頁勿需寫出論文題目。中、外文摘要應(yīng)各占一頁，編排裝訂時(shí)放置正文前，并且中文在

125、前，外文在后。</p><p><b>　　2.4 目錄</b></p><p>　　目錄應(yīng)包括論文中全部章節(jié)的標(biāo)題及頁碼，含中、外文摘要；正文章、節(jié)題目；</p><p>　　參考文獻(xiàn)；致謝；附錄。</p><p>　　正文章、節(jié)題目（理工類要求編寫到第3級(jí)標(biāo)題，即□.□.□。文科、管理類可視論文需要進(jìn)行，編寫到2～3