《電子線路設(shè)計(jì)》doc版

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文檔簡(jiǎn)介

1、　　濰坊學(xué) 院　　電子線路CAD期末報(bào)告說明書　　系部：信息與控制工程學(xué)院 　　專業(yè)：電氣自動(dòng)化

2、　　班級(jí)：一班 　　學(xué)生姓名: 張會(huì)會(huì) 學(xué) 號(hào): 10032130115 　　2012年 6 月 30 日　　目錄

3、　　1 電路原理圖設(shè)計(jì)2　　1．1 原理圖文件的建立與配置2　　1．2 繪制原理圖2　　1．3 ERC規(guī)則檢查并生成網(wǎng)絡(luò)報(bào)表文件2　　1．3．1 網(wǎng)絡(luò)報(bào)表3　　1．3．2 元件報(bào)表3</

4、p>　　1．3．3 生成元件交叉參考報(bào)表5　　2 印制電路板（PCB）設(shè)計(jì)6　　2．1 創(chuàng)建PCB文件6　　2．2 自動(dòng)布線7　　3 DRC和報(bào)表生成8　　3．1 DRC規(guī)則檢查8&

5、lt;/p>　　3．1．1 電路板信息報(bào)表8　　3．1．2 網(wǎng)絡(luò)狀態(tài)報(bào)表8　　附錄9　　1 原理圖9　　2 網(wǎng)絡(luò)報(bào)表9

6、　　3 進(jìn)行自動(dòng)布線后的PCB15　　4 放置覆銅后的PCB15　　5 DRC規(guī)則檢查16　　6 電路板信息報(bào)表16　　7 網(wǎng)絡(luò)狀態(tài)報(bào)表17　　心得體

7、會(huì)18　　1 電路原理圖設(shè)計(jì)　　1．1 原理圖文件的建立與配置　　首先，執(zhí)行菜單選項(xiàng)【File】【New】【Schematic】,新建一個(gè)SCHDOC文件，然后在該原理圖文件上單擊鼠標(biāo)右鍵，選擇【Save As】菜單選項(xiàng)，

8、　　然后執(zhí)行相應(yīng)的文件保存操作，文件取名為Sheet1.SchDoc。然后建立一個(gè)新的PCB工程，工程命名為PCB Project1.PRJPCB。將建立的原理圖文件添加到項(xiàng)目文件中。　　進(jìn)入Sheet.SchDoc原理圖文件進(jìn)行原理圖的圖紙?jiān)O(shè)置，在原理圖上單擊右鍵打開菜單，選擇【Document Options】,這時(shí)將會(huì)出現(xiàn)一個(gè)對(duì)話框，這里將snap的值選為5，Title

9、 Block前的對(duì)勾去掉，其他圖紙?jiān)O(shè)置保持不變。單擊【OK】按鈕，這樣便完成了原理圖圖紙的設(shè)置操作。　　1．2 繪制原理圖　　打開前面已經(jīng)配置好的原理圖文件Sheet.SchDoc，接下來單開庫文件工作面板，然后單擊工作面板上的【Search】按鈕，這時(shí)會(huì)打開相應(yīng)的搜索元件對(duì)話框。選中【Scope】中的Libraries on Parh選項(xiàng)，搜索元件名

10、稱，然后單擊【Search】按鈕，一一搜索出所需要的元件。　　將元件按照位置一一放好利用布線工具按要求放置導(dǎo)線、放置總線、放置總線分支、放置網(wǎng)絡(luò)標(biāo)號(hào)等。　　由于原理圖中需要進(jìn)行ERC，因此需要在部分懸空的管腳中加入NO ERC予以標(biāo)識(shí)。　　1．3 ERC規(guī)則檢查并生成網(wǎng)絡(luò)報(bào)表文件<

11、p>　　首先打開相應(yīng)的項(xiàng)目文件PCB Project1.PRJPCB，然后執(zhí)行相應(yīng)的菜單【Protect】到【Protect Options】,這是系統(tǒng)將會(huì)彈出相應(yīng)的設(shè)計(jì)項(xiàng)目選項(xiàng)對(duì)話框。然后菜單命　　令【Protect】到【Compile PCB Porject】,完成相應(yīng)的項(xiàng)目編譯后，便可通過消息　　工作面板檢查當(dāng)前設(shè)計(jì)項(xiàng)目中的錯(cuò)誤，然后進(jìn)行修改

12、。　　1．3．1 網(wǎng)絡(luò)報(bào)表　　打開前面的設(shè)計(jì)項(xiàng)目文件PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件Sheet1.SchDoc來啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)；接下來執(zhí)行相應(yīng)的菜單命令【Design】到【Netlist】,選擇彈出下拉菜單中的Protel命令；完成相應(yīng)的報(bào)表生成工作后，會(huì)自動(dòng)在項(xiàng)目文件夾中生成一個(gè)與項(xiàng)目文件夾同名、擴(kuò)展名為 “.

13、NET”的網(wǎng)絡(luò)報(bào)表文件。生成的網(wǎng)絡(luò)報(bào)表的內(nèi)容如附錄2所示。　　1．3．2 元件報(bào)表 　　首先打開設(shè)計(jì)項(xiàng)目文件PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件Sheet1.SchDoc來啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)，然后執(zhí)行菜單命令【Reports】到【Bill of Materials】,這時(shí)系統(tǒng)會(huì)彈出元件報(bào)表對(duì)話框。

14、　　在元件對(duì)話框中，通過對(duì)話框左下角的Export按鈕直接導(dǎo)出相應(yīng)的元件報(bào)表清單，另外也可通過Excel按鈕將元件報(bào)表的內(nèi)容導(dǎo)出到Excel中。　　1．3．3 生成元件交叉參考報(bào)表　　首先打開設(shè)計(jì)項(xiàng)目文件PCB Project1.PRJPCB，同時(shí)打開相應(yīng)的原理圖文件Sheet1.SchDoc來啟動(dòng)相應(yīng)的原理圖設(shè)計(jì)系統(tǒng)，然后執(zhí)行菜單

15、命令【Reports】到【Component Corss Reference】,這時(shí)系統(tǒng)將會(huì)彈出相應(yīng)的元件交叉參考對(duì)話框。　　在交叉元件參考表對(duì)話框中，通過對(duì)話框左下角的Export按鈕直接導(dǎo)出相應(yīng)的元件交叉參考報(bào)表清單，另外也可通過Excel按鈕將元件交叉參考報(bào)表的內(nèi)容導(dǎo)出到Excel中。　　2 印制電路板（PCB）設(shè)計(jì)<

16、p>　　2．1 創(chuàng)建PCB文件　　在Protel DXP的主界面中，單擊文件工作面板底部【New from template】區(qū)域中的PCB Borad Wizard選項(xiàng)，這時(shí)系統(tǒng)將會(huì)啟動(dòng)相應(yīng)的PCB生成向?qū)В瑔螕鬘ext按鈕，這時(shí)系統(tǒng)會(huì)進(jìn)入到PCB度量單位設(shè)置對(duì)話框。在這個(gè)相應(yīng)的設(shè)置對(duì)話框中，將PCB度量單位設(shè)置成（Imperial）英制。

17、連續(xù)單擊Next,這時(shí)系統(tǒng)將進(jìn)入到自定義板型設(shè)計(jì)對(duì)話框。PCB板型設(shè)計(jì)為Rectangular(矩形)；PCB寬度設(shè)置為4640mil。高度設(shè)置為3640mil；PCB中電氣邊界和物理邊界的間距設(shè)置為75mil；　　單擊Next按鈕，這時(shí)系統(tǒng)將進(jìn)入到工作層面設(shè)置對(duì)話框，這里將信號(hào)層的數(shù)目設(shè)置為2，內(nèi)部電源/接地層的數(shù)目設(shè)置為0。　　繼續(xù)單擊Next按鈕，

18、這時(shí)系統(tǒng)將進(jìn)入到過孔類型設(shè)置對(duì)話框，我們選擇Thruhole Vias only選項(xiàng)。單擊Next按鈕，這時(shí)系統(tǒng)將進(jìn)入到元件封裝設(shè)置對(duì)話框。選中Through-hole components選項(xiàng)。　　連續(xù)單擊Next按鈕，這時(shí)系統(tǒng)將進(jìn)入到PCB生成向?qū)瓿傻奶崾究?；然后單擊finish按鈕，這時(shí)系統(tǒng)將會(huì)建立一個(gè)PCB.PcbDoc文件。　　在PCB設(shè)計(jì)系

19、統(tǒng)中，單擊設(shè)計(jì)窗口下部的相應(yīng)機(jī)械層Mechanicall標(biāo)簽，然后執(zhí)行菜單命令【Place】到【Keepout】到【Track】；wancheng PCB中物理邊界的定義。　　然后通過執(zhí)行菜單命令【Design】到【Options】,系統(tǒng)將會(huì)彈出PCB選項(xiàng)對(duì)話框，設(shè)計(jì)PCB的度量單位、捕獲柵格、元件柵格、電氣柵格、可視柵格和PCB圖紙位置等進(jìn)行設(shè)計(jì)。&l

20、t;b>　　2．2 自動(dòng)布線　　在PCB設(shè)計(jì)系統(tǒng)中，打開前面進(jìn)行的元件布局后的PCB文件PCB.PcbDoc，然后執(zhí)行菜單命令【AytoRoute】到【All】,這時(shí)系統(tǒng)會(huì)彈出一個(gè)自動(dòng)布線策略對(duì)話框。確定了對(duì)話框中的自動(dòng)布線策略后，單擊Route All按鈕關(guān)閉自動(dòng)布線策略對(duì)話框，這時(shí)系統(tǒng)將開始進(jìn)行PCB的自動(dòng)布線操作。　　手

21、工調(diào)整接地線寬度，選中接地線，并雙擊該導(dǎo)線，彈出相應(yīng)的導(dǎo)線屬性對(duì)話框。在導(dǎo)線屬性對(duì)話框中，將接地線的寬度調(diào)整為30mil,然后單擊OK按鈕即可完成接地線的加寬操作。　　放置覆銅，執(zhí)行菜單命令【Place】到【Polygon Plane】，系統(tǒng)將會(huì)進(jìn)入放置覆銅的命令狀態(tài)，這時(shí)將會(huì)彈出覆銅屬性對(duì)話框；在對(duì)話框中對(duì)覆銅屬性設(shè)置完成后，單擊OK按鈕返回到放置覆銅的命令狀態(tài)，最后在PCB的空白處完成相應(yīng)的

22、放置覆銅操作，同時(shí)將電路中的接地線連接起來。　　3 DRC和報(bào)表生成　　3．1 DRC規(guī)則檢查　　首先打開設(shè)計(jì)項(xiàng)目文件MyDesign.PRJPCB，和前面新建的PCB文件，然后執(zhí)行菜單命令【Tools】到【Desian Rule Check】,這時(shí)將會(huì)彈出一個(gè)設(shè)計(jì)規(guī)則檢查對(duì)話框。在對(duì)話框中對(duì)相應(yīng)的檢查規(guī)則設(shè)置

23、完畢后，單擊Run Design Rule Check按鈕即可進(jìn)行相應(yīng)的設(shè)計(jì)規(guī)則檢查，同時(shí)系統(tǒng)將會(huì)自動(dòng)生成一個(gè)與PCB文件同名、擴(kuò)展名為“.DRC”的設(shè)計(jì)規(guī)則檢查文件。DRC規(guī)則檢查的內(nèi)容見附錄5.　　3．1．1 電路板信息報(bào)表　　在PCB設(shè)計(jì)系統(tǒng)中，打開前面的PCB文件PCB.PcbDoc，然后執(zhí)行菜單命令【Reports】到【Board Inform

24、ation】,這時(shí)系統(tǒng)會(huì)彈出一個(gè)電路板信息對(duì)話框，單擊電路板信息對(duì)話框中的Report按鈕，這時(shí)系統(tǒng)會(huì)彈出一個(gè)報(bào)表內(nèi)容設(shè)置對(duì)話框，對(duì)報(bào)表內(nèi)容設(shè)置完成后，單擊Report按鈕，即可進(jìn)行電路板信息報(bào)表文件。生成電路信息報(bào)表如附錄6所示。　　3．1．2 網(wǎng)絡(luò)狀態(tài)報(bào)表　　在PCB設(shè)計(jì)系統(tǒng)中，打開前面的PCB文件PCB.PcbDoc，然后執(zhí)行菜單命令【Report

25、s】到【Netlist Status】,這時(shí)系統(tǒng)會(huì)自動(dòng)在項(xiàng)目文件夾下生成一個(gè)層次項(xiàng)目組織報(bào)表文件，那么新生成的這個(gè)網(wǎng)絡(luò)狀態(tài)報(bào)表文件會(huì)覆蓋以前的報(bào)告文件。　　生成的網(wǎng)絡(luò)狀態(tài)表如附錄7所示。　　附錄　　1 原理圖&l

26、t;p>　　2 網(wǎng)絡(luò)報(bào)表　　網(wǎng)絡(luò)報(bào)表　　[　　C1　　RB7.6-15<

27、;/p>　　Cap Pol1　　]　　[　　C2　　RB7.6-15<

28、;/b>　　Cap Pol1　　]　　[　　C3　　R

29、B7.6-15　　C　　]　　[　　C4

30、　　RB7.6-15　　Cap Pol1　　]　　[　　C5

31、;　　RAD-0.3　　Cap　　]　　[　　D1<

32、p>　　DIO7.1-3.9x1.9　　1N759A　　]　　[　　JP1

33、;　　HDR1X4H　　Header 4H　　]　　[　　JP2

34、;　　HDR1X4H　　Header 4H　　]　　[　　JP3</b&g

35、t;　　HDR1X16　　Header 16　　]　　[

36、R1　　VR2　　RPot2　　]　　[

37、　　R2　　VR2　　RPot2　　]　　[<b&g

38、t;　　R3　　AXIAL-0.3　　Res1　　]　　[

39、　　R4　　AXIAL-0.3　　Res1　　]　　[&l

40、t;p>　　R5　　AXIAL-0.3　　Res1　　]　　[</p&

41、gt;　　R6　　AXIAL-0.3　　Res1　　]　　[

42、　　R7　　AXIAL-0.3　　Res1　　]　　[<

43、;/b>　　R8　　AXIAL-0.3　　Res1　　]

44、;　　[　　R9　　AXIAL-0.3　　Res1　　]&

45、lt;b>　　[　　U1　　DIP-14　　TL074CN　　]<

46、;p>　　[　　U2　　DIP-20　　ADC1001CCJ　　]<

47、;b>　　(　　NetC4_1　　C4-1　　JP1-1　　R2-1&

48、lt;p>　　R2-3　　U1-9　　)　　(　　NetC4_2</p

49、>　　C4-2　　R2-2　　R6-2　　U1-8　　)

50、;　　(　　NetR1_3　　R1-3　　R3-1　　)&l

51、t;/b>　　(　　NetR3_2　　R3-2　　U1-5<b&g

52、t;　　)　　(　　NetR9_1　　R9-1　　U2-19

53、;　　)　　(　　NetC5_2　　C5-2　　R9-2&

54、lt;p>　　U2-4　　)　　(　　NetR6_1　　R6-1</p

55、>　　R8-2　　U1-6　　)　　(　　NetR5_2

56、;　　R5-2　　R8-1　　U1-7　　)　　(</

57、b>　　NetJP3_16　　JP3-16　　U2-1　　)<b&

58、gt;　　(　　NetJP3_15　　JP3-15　　U2-2　　)<

59、p>　　(　　NetJP3_14　　JP3-14　　U2-3　　)</

60、p>　　(　　NetR5_1　　R5-1　　R7-2　　U1-2</

61、b>　　)　　(　　NetR4_2　　R4-2　　R7

62、-1　　U1-1　　)　　(　　NetC3_1<b&

63、gt;　　C3-1　　D1-1　　R4-1　　U2-6　　)

64、;　　(　　GND　　C1-1　　C2-2　　C3-2&l

65、t;p>　　C5-1　　D1-2　　JP1-4　　JP2-3　　JP3-1&

66、lt;/p>　　U1-3　　U1-10　　U2-7　　)　　(</b

67、>　　-12　　C2-1　　JP2-4　　R1-2

68、U1-4　　)　　(　　+12　　C1-2

69、;　　JP2-1　　R1-1　　U1-11　　)　　3 進(jìn)行自動(dòng)布線后的PCB　　4 放置覆

70、銅后的PCB　　5 DRC規(guī)則檢查　　Protel Design System Design Rule Check　　PCB File : \Documents and Settings\Administrator\桌面\張會(huì)會(huì)\myPCB1.PCBDOC　　Date

71、 : 2012-7-1　　Time : 16:06:36　　Processing Rule : Hole Size Constraint (Min=1mil) (Max=100mil) (All)　　Rule Violations :0　　Processin

72、g Rule : Width Constraint (Min=30mil) (Max=30mil) (Prefered=30mil) (InNet('GND'))　　Rule Violations :0　　Processing Rule : Clearance Constraint (Gap=10mil) (All),(All)</

73、p>　　Rule Violations :0　　Processing Rule : Broken-Net Constraint ( (All) )　　Rule Violations :0　　Processing Rule : Short-Circuit Constraint (Allo

74、wed=Not Allowed) (All),(All)　　Rule Violations :0　　Violations Detected : 0　　Time Elapsed : 00:00:02　　6 電路板信息報(bào)表<p&g

75、t;　　Specifications For myPCB1.PCBDOC　　On 2012-7-1 at 16:52:37　　Size Of board 6.01 x 4.02 sq in　　Equivalent 14 pin components 3.76 sq in/

76、14 pin component　　Components on board 20　　Layer Route Pads Tracks Fills Arcs Text　　-------------------------------

77、-----------------------------------------　　Top Layer 0 5572 0 405 0　　Bottom Layer 0 37 0 0

78、 0　　Top Overlay 0 127 1 6 44　　Keep-Out Layer 0 10 0 0 0　　Mult

79、i-Layer 90 0 0 0 0　　------------------------------------------------------------------------　　Total

80、90 5746 1 411 44　　Layer Pair Vias　　----------------------------------------　　Top Layer - Bottom Layer 2&

81、lt;/p>　　----------------------------------------　　Total 2　　Pad Pwr/Gnd Expansion Count　　------------------

82、----------------　　20mil (0.508mm) 90　　----------------------------------　　Total 90　　網(wǎng)絡(luò)狀

83、態(tài)報(bào)表　　Nets report For　　On 2012-7-1 at 16:54:06　　+12 Signal Layers Only Length:4219 mils　　-12 Signal Layers Only Length:

84、3084 mils　　GND Signal Layers Only Length:10797 mils　　NetC3_1 Signal Layers Only Length:3507 mils　　NetC4_1 Signal Layers Only Length:3616 mils<

85、/p>　　NetC4_2 Signal Layers Only Length:4142 mils　　NetC5_2 Signal Layers Only Length:1253 mils　　NetJP3_14 Signal Layers Only Length:1449 mils

86、　　NetJP3_15 Signal Layers Only Length:1449 mils　　NetJP3_16 Signal Layers Only Length:1449 mils　　NetR1_3 Signal Layers Only Length:2193 mils<p&

87、gt;　　NetR3_2 Signal Layers Only Length:1070 mils　　NetR4_2 Signal Layers Only Length:1473 mils　　NetR5_1 Signal Layers Only Length:1815 mils　　NetR5

88、_2 Signal Layers Only Length:1318 mils　　NetR6_1 Signal Layers Only Length:2180 mils　　NetR9_1 Signal Layers Only Length:576 mils　　心得體會(huì)<

89、;/b>　　經(jīng)過了這一段時(shí)期對(duì)電子線路CAD的設(shè)計(jì)，初步掌握了用DXP軟件畫原理圖的方法，設(shè)計(jì)印刷電路的方法。在設(shè)計(jì)的過程中我發(fā)現(xiàn)了許多問題，在設(shè)計(jì)原理圖文件時(shí)找不到電路器件，只能用類似的器件；找元件時(shí)花費(fèi)了大量的時(shí)間；由于所用電路器件不同，封裝也不同，產(chǎn)生的PCB電路板不同；在設(shè)計(jì)時(shí)忘記保存等一系列的問題。雖然有許多的問題，但經(jīng)過這一段時(shí)間的學(xué)習(xí)，我對(duì)這個(gè)軟件的興趣漸漸濃厚。</p

90、>　　在進(jìn)行PCB板的設(shè)計(jì)時(shí)我用了許多的時(shí)間，在導(dǎo)入元件封裝以后進(jìn)行手工布局，在這個(gè)過程我花了很長(zhǎng)時(shí)間，我和同班同學(xué)相比電容的封裝不同，布局起來很麻煩，還有有元件沒連接上。因此我只好一遍遍檢查與布局。我明白了在制作PCB時(shí)，只有細(xì)心耐心，恒心一定要有才能做好，線的布局上既要美觀又要實(shí)用和走線簡(jiǎn)單，兼顧到方方面面去考慮是很需要的。　　電子線路CAD期末報(bào)告成績(jī)?cè)u(píng)定表&l

眾賞文庫> 全部分類> 畢業(yè)設(shè)計(jì)

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