fpga在信號處理中的應(yīng)用畢業(yè)設(shè)計

1、<p>　　FPGA在信號處理中的應(yīng)用</p><p><b>　　1. 前言</b></p><p>　　數(shù)字信號處理是利用計算機或數(shù)字信號處理器等設(shè)備，以數(shù)字形式對信號進行采集、變化、濾波、估值、增強、壓縮、識別等處理，已得到符合需要的信號形式。</p><p>　　圖1-1是經(jīng)典數(shù)字信號處理系統(tǒng)的整體框圖。是原始信號，是經(jīng)過處理

2、后的輸出信號，兩者之間的部分是信號轉(zhuǎn)換和信號處理的通道。其中的低通濾波器I又稱為抗混疊濾波器，其作用是將高于ADC采樣頻率一半的信號頻率分量濾除，防止采樣后產(chǎn)生信號的頻率混疊。隨后，信號經(jīng)采樣和ADC后，變成數(shù)字量。數(shù)字信號處理模塊對進行處理，得到輸出信號，經(jīng)DAC變成模擬信號送到低通濾波器II。這個濾波器是平滑濾波器，濾除DAC后的高頻分量，得到比較純凈的模擬信號。</p><p>　　圖1-1 數(shù)字信號處理系

3、統(tǒng)整體框圖</p><p>　　Fig.1-1 Overall diagram of digital signal processing system</p><p>　　上圖中的數(shù)字信號處理模塊無疑是該系統(tǒng)的核心部分。信號處理模塊的核心器件一般可以選擇計算機，專用集成芯片ASIC，通用微處理器DSP以及現(xiàn)場可編程門陣列FPGA等。最近幾年來，隨著FPGA性能的提高和價格的降低，它已經(jīng)成為

4、數(shù)字信號處理系統(tǒng)的核心器件，它的高速并行處理能力是其他處理模塊所無法匹敵的。然而，數(shù)字信號處理開發(fā)人員往往熟悉使用Matlab或C/C++語言來進行系統(tǒng)建模，而對FPGA開發(fā)所需的硬件描述語言HDL比較陌生，如何將兩種方法結(jié)合，具有一定的挑戰(zhàn)性。</p><p>　　System Generator就是為實現(xiàn)使用Matlab或C/C++環(huán)境開發(fā)FPGA而產(chǎn)生的。它能夠在Matlab/Simulink提供的環(huán)境中對

5、所需的硬件系統(tǒng)進行圖形化建模，擴展了傳統(tǒng)的HDL的設(shè)計方式，提高了開發(fā)效率。另外，System Generator可以直接將Simulink創(chuàng)建的圖形化系統(tǒng)轉(zhuǎn)化為ISE的工程，大大減少了開發(fā)時間，降低了出錯率。</p><p>　　本文通過比較數(shù)字系統(tǒng)設(shè)計傳統(tǒng)方法和System Generator開發(fā)的特點，展示了后者的優(yōu)越性。并且應(yīng)用該方法設(shè)計驗證了一套軟件無線電中頻接收機系統(tǒng)中數(shù)字下變頻系統(tǒng)。</p&g

6、t;<p>　　2. 數(shù)字信號處理系統(tǒng)設(shè)計方案比較</p><p>　　2.1 基于FPGA的傳統(tǒng)數(shù)字系統(tǒng)設(shè)計方法</p><p>　　傳統(tǒng)的數(shù)字系統(tǒng)設(shè)計需要使用Matlab或者C\C++語言對系統(tǒng)模塊進行描述，然后根據(jù)系統(tǒng)級模型使用硬件描述語言完成硬件寄存器傳輸級的實現(xiàn)?？梢杂脠D2-1中的流程圖來概括這種開發(fā)過程：</p><p>　　圖2-1 基于

7、FPGA的傳統(tǒng)數(shù)字系統(tǒng)開發(fā)流程圖</p><p>　　Fig.2-1 Flow chart of traditional digital signal processing system development based on FPGA</p><p>　　容易看出，傳統(tǒng)的設(shè)計方法存在很大的弊端：</p><p>　　使用Matlab或C\C++環(huán)境建立的系統(tǒng)級模

8、型的正確性，并不能保證將其轉(zhuǎn)化為HDL產(chǎn)生的RTL級模型的正確性。這種轉(zhuǎn)化不僅要求開發(fā)人員同時具有良好的M或C\C++語言的開發(fā)能力，并且會耗用大量的時間，更重要的是，這種由高級語言模型到硬件描述語言模型的轉(zhuǎn)化有時候是很難甚至根本無法實現(xiàn)的。</p><p>　　2.2 基于System Generator的數(shù)字系統(tǒng)設(shè)計方法</p><p>　　使用System Generator可以避免

9、傳統(tǒng)方法中的弊端。</p><p>　　2.2.1 System Generator概述</p><p>　　System Generator是Xilinx公司的系統(tǒng)級建模工具，繼承了Simulink的模塊化建模方式及其動態(tài)系統(tǒng)建模、仿真、和分析功能，同時,它還可以將功能模塊定義的系統(tǒng)參數(shù)映射為硬件實現(xiàn)中的實體、結(jié)構(gòu)、端口、信號和屬性，并能夠自動生成FPGA綜合、仿真和實現(xiàn)工具所需的命令文

10、件。由此可見，System Generator是數(shù)字信號處理系統(tǒng)設(shè)計與Xilinx FPGA實現(xiàn)之間的“橋梁”。</p><p>　　2.2.2 使用System Generator的基本概念</p><p>　　2.2.2.1 System Generator Blockset</p><p>　　System Generator Blockset是Simulin

11、k中的一個專用庫，包裹Xilinx所有專用DSP模塊，是System Generator設(shè)計中必須用到的模塊?？梢栽赟imulink庫瀏覽器窗口看到，與System Generator有關(guān)的庫包括Xilinx Blockset、Xilinx Preference Blockset和Xilinx XtremDSP Kit，其中Index包括所有的Xilinx Blockset塊，共有超過90種不同的DSP功能塊用于構(gòu)建系統(tǒng)。</p&

12、gt;<p>　　2.2.2.2 FPGA邊界設(shè)計</p><p>　　FPGA是基于定點數(shù)的實現(xiàn)方式，而Simulink的基本模型設(shè)計基于浮點數(shù)，因此在System Generator設(shè)計中必須包含浮點數(shù)到定點數(shù)的轉(zhuǎn)換模塊。Gateway In和Gateway Out模塊即完成上述功能，所以在System Generator設(shè)計中必須包含這兩個模塊。</p><p>　　G

13、ateway In模塊將全精度浮點數(shù)轉(zhuǎn)換成Xilinx下的信號類型（定點數(shù)），Gateway Out模塊將仿真的定點結(jié)果轉(zhuǎn)換成浮點數(shù)。Gateway In和Gateway Out模塊的中間部分為全定點數(shù)運算模塊，可映射為硬件實現(xiàn)單元，故從某種意義上說，Gateway兩個模塊定義了FPGA的邊界。</p><p>　　2.2.2.3 System Generator圖標(biāo)</p><p>　　

14、每一個System Generator設(shè)計中必須至少包含一個System Generator圖標(biāo)，雙擊該圖標(biāo)可以修改FPGA實現(xiàn)屬性，包括目標(biāo)板、VHDL/Verilog語言選擇、系統(tǒng)時鐘周期等。</p><p>　　System Generator圖表中列出了當(dāng)前系統(tǒng)設(shè)計中的所有可配置屬性，修改選項設(shè)置，點擊Generate按鈕即可完成硬件實現(xiàn)過程。</p><p>　　2.2.2.4

15、Matlab構(gòu)造仿真數(shù)據(jù)</p><p>　　Simulink是基于Matlab的高層模型化設(shè)計，所以允許使用Matlab語言產(chǎn)生數(shù)據(jù)源和對仿真結(jié)果進行分析處理。在Source libraries和Sink libraries庫中可以選擇使用From Workspace和To Workspace模塊，這兩個模塊常用作Simulink工程中數(shù)據(jù)源的產(chǎn)生。</p><p>　　數(shù)據(jù)源作為二維矢

16、量（第一列為仿真時間，第二列為相應(yīng)的數(shù)據(jù)源），這種設(shè)計方法在System Generator設(shè)計中非常流行。</p><p>　　2.2.3 使用System Generator的開發(fā)流程</p><p>　　使用System Generator進行FPGA開發(fā)的流程如圖所示2-2所示：</p><p>　　圖2-2 基于System Generator的數(shù)字系統(tǒng)開

17、發(fā)流程圖</p><p>　　Fig.2-1 Flow chart of digital signal processing system development based on System Generator</p><p>　?。?）首先使用Matlab/Simulink進行系統(tǒng)級算法的仿真建模，產(chǎn)生.mdl工程文件。</p><p>　　（2）在Syste

18、m Generator圖表中選擇硬件配置屬性。</p><p>　?。?）點擊System Generator圖標(biāo)的Generate按鈕，進行自動代碼生成。</p><p>　?。?）根據(jù)（3）選擇的目標(biāo)代碼（Netlist、Bitstream、EDK Export Tool、Hardware Co-simulation和Timing Analysis 5種代碼）進行硬件實現(xiàn)、驗證或繼續(xù)開

19、發(fā)。</p><p>　　3. 軟件無線電及其組成</p><p>　　軟件無線電是近年來提出的一種實現(xiàn)無線通信的新思路，核心思想是構(gòu)建一個開放性、標(biāo)準(zhǔn)化、模塊化的硬件平臺，而通過軟件的加載來實現(xiàn)諸如工作頻段、調(diào)制類型、數(shù)據(jù)格式、加密格式等各種通信模塊的功能。</p><p>　　之所以選擇軟件無線電作為使用System Generator開發(fā)基于FPGA的數(shù)字信號

20、處理系統(tǒng)，不僅僅因為軟件無線電廣闊的應(yīng)用前景，還因為它的結(jié)構(gòu)和開發(fā)過程，完整的體現(xiàn)了System Generator的各個常用模塊的使用方法和使用技巧，展現(xiàn)了它開發(fā)數(shù)字系統(tǒng)的強大優(yōu)勢。</p><p>　　3.1 軟件無線電的概念</p><p>　　軟件無線電我們是這樣來定義的(Software Defined Radio，簡稱SDR)：采用數(shù)字信號處理（DSP）技術(shù)，在具有可編程性的可

21、控制的通用硬件平臺上，利用軟件編程來去實現(xiàn)無線電臺的各種功能，包括前端部分的接收、中頻信號的處理和信號基帶處理等。也就是對整個無線電臺從高頻、中頻、基帶信號控制直到控制協(xié)議全部用軟件的形式編程來實現(xiàn)。其主要核心思想是在盡可能靠近天線的部分使用寬帶的模擬或者數(shù)字轉(zhuǎn)換器件，即AD轉(zhuǎn)換器件，完成信號的離散化也即數(shù)字化，從而使無線電臺的功能最大程度的使用軟件編程實現(xiàn)。軟件無線電可以說是一種基于數(shù)字信號處理芯片，以軟件為核心的無線通信體系結(jié)構(gòu)。&

22、lt;/p><p>　　軟件無線電并不是指軟件編程組成而不需要硬件部分，指的是把硬件作為一個基本的操作平臺，這個平臺具有模塊化、標(biāo)準(zhǔn)化和以總線方式連接三個特點。一個典型的軟件無線電可以把硬件部分劃分成多個層：射頻、中頻、基帶、信源和信令等，這些層具有模塊化的結(jié)構(gòu)，層與層之間的連接是通過數(shù)據(jù)總線和控制總線來實現(xiàn)的。軟件無線電的最終目的是要使通信系統(tǒng)徹底的擺脫硬件結(jié)構(gòu)束縛，是一種很開放的體系結(jié)構(gòu)。對研制的開放性、對生產(chǎn)的

23、開放性和使用的開放性給科研部、廠家和用戶帶來了極大的有利好處。</p><p>　　3.2 軟件無線電結(jié)構(gòu)及設(shè)計方案的選擇</p><p>　　軟件無線電主要由三部分組成，即用于射頻信號變換、位于A/D之前，D/A之后的射頻處理（含天線）前端；高速A/D、D/A;以及位于A/D、D/A之間的數(shù)字信號處理單元三部分。</p><p>　　根據(jù)對信號進行帶通采樣的方式不

24、同，主要有以下三種設(shè)計結(jié)構(gòu)可供選擇：</p><p>　　3.2.1 射頻低通采樣SDR結(jié)構(gòu)</p><p>　　該方案是理想的軟件無線電設(shè)計方案，如圖3-1所示：</p><p>　　圖3-1 理想軟件無線電結(jié)構(gòu)框圖</p><p>　　Fig.3-1 Structure of ideal software defined radio<

25、;/p><p>　　這種結(jié)構(gòu)非常簡潔，將模擬電路的數(shù)量減少到最低程度，并將數(shù)字處理端盡可能靠近天線部分。但是種結(jié)構(gòu)不僅對ADC的性能如轉(zhuǎn)換速率、工作帶寬、動態(tài)范圍等提出了非常高的要求，同時對后續(xù)數(shù)字信號處理模塊處理速度要求也特別的高，這是因為射頻低通采樣的采樣速率至少是射頻工作最高頻率的兩倍。</p><p>　　3.2.2 射頻帶通采樣SDR結(jié)構(gòu)</p><p>　　

26、結(jié)構(gòu)仍然如圖3.1所示，不同點在于可以使用頻帶相對較窄的前置濾波器，并且后級采用了帶通采樣的方式，因此大大降低了對ADC以及信號處理部分工作頻率和工作帶寬的要求，具有一定的可實現(xiàn)性。但是由于信源的頻帶仍然很寬，所以這宗采樣方式對ADC工作帶寬的要求仍然比較高。</p><p>　　3.2.3 中頻帶通采樣SDR結(jié)構(gòu)</p><p>　　該方案是目前切實可行的方案。如圖3-2所示：</

27、p><p>　　圖3-2 中頻帶通采樣軟件無線電框圖</p><p>　　Fig.3-2 Structure of intermediate frequency band-pass sampling SDR</p><p>　　以接收機為例，天線接收信號經(jīng)放大、濾波和混頻等環(huán)節(jié)將射頻（RF）信號變換到中頻（IF），經(jīng)過抗混迭帶通濾波后由ADC在中頻進行A/D轉(zhuǎn)換，再由數(shù)

28、字下變頻器（DDC）將IF抽樣信號變換為數(shù)字信號處理模塊可直接處理的數(shù)字基帶信號，該模塊完成各種所需的信號處理，并將處理結(jié)果送至用戶終端。</p><p>　　顯而易見，這種寬帶中頻帶通采樣軟件無線電結(jié)構(gòu)是上述三種結(jié)構(gòu)中最容易實現(xiàn)的，對器件的要求最低，是目前軟件無線電的一種折中實現(xiàn)方案。</p><p>　　4. 軟件無線電接收機中頻信號處理單元分析</p><p>

29、;　　如上一章所述，合理的通信系統(tǒng)接收機中，信號處理單元一般在基帶進行。而無線信號在高頻傳播，也就是說，天線接收到的高頻模擬信號需要轉(zhuǎn)換成基帶數(shù)字信號，才能對其進行數(shù)字信號處理的操作，具體轉(zhuǎn)換過程如圖4-1所示：</p><p>　　圖4-1 軟件無線電接收機結(jié)構(gòu)圖</p><p>　　Fig.4-1 Structure of receiver in SDR</p><

30、p>　　天線接收到的高頻模擬信號，在射頻段進行模擬下變頻操作，將高頻模擬信號轉(zhuǎn)換成中頻模擬信號。接下來中頻模擬信號經(jīng)過A/D過采樣后得到中頻數(shù)字信號，經(jīng)過中頻信號處理單元得到符合設(shè)計要求的基帶數(shù)字信號，最后進入基帶數(shù)字信號處理單元。</p><p>　　4.1 中頻信號處理單元結(jié)構(gòu)</p><p>　　如圖4.1所示的軟件無線電接收機結(jié)構(gòu)，中頻信號處理單元，即DDC（Digital

31、Down Converter）是必不可少的處理模塊，它將前端的高速中頻數(shù)字信號與后級的數(shù)字信號處理器處理速度和帶寬相匹配，起到了重要的作用。中頻信號處理單元內(nèi)部包含了大量的數(shù)字信號處理模塊，其中最為重要的部分主要有：直接數(shù)字頻率合成器模塊（DDS-Direct Digital Synthesizer）、降采樣濾波器組和低通限帶濾波器，接下來就工作原理的關(guān)鍵參數(shù)來分別介紹這三部分。</p><p>　　4.1.1

32、直接數(shù)字頻率合成器（DDS）</p><p>　　直接數(shù)字頻率合成器是一種全數(shù)字化的頻率合成器，它采用一個恒定的輸入?yún)⒖紩r鐘以數(shù)據(jù)處理的方式產(chǎn)生頻率相位可調(diào)的輸出信號。DDS系統(tǒng)由相位累加器、波形ROM、D/A轉(zhuǎn)換器和低通濾波器構(gòu)成。時鐘頻率給定后，輸出信號的頻率取決于頻率控制字，頻率分辨率取決于累加器位數(shù)，相位分辨率取決于ROM的地址線位數(shù)，幅度量化噪聲取決于ROM的數(shù)據(jù)位字長和D/A轉(zhuǎn)換器位數(shù)。DDS的原理結(jié)

33、構(gòu)圖如圖4-2所示。</p><p>　　圖4-2 DDS原理結(jié)構(gòu)圖</p><p>　　Fig.4-1 Structural diagram of DDS theory</p><p>　　在每個到來時，相位累加器將上一個時鐘周期的累加結(jié)果和頻率增量（頻率控制字）進行累加，累加結(jié)果的高位作為正余弦查找表的地址，輸出對應(yīng)地址上的波形數(shù)據(jù)或。</p>&

34、lt;p>　?。?）頻率控制字與相位累加器。頻率控制字是整個DDS唯一的輸入?yún)?shù)，相位累加器累加輸入的頻率控制字寄存器產(chǎn)生的相位增量，通過將其量化后得到查找表地址，從而得到當(dāng)前正、余弦信號采樣值。</p><p>　　（2）系統(tǒng)時鐘。即當(dāng)前正、余弦信號的采樣率，根據(jù)乃奎斯特抽樣定理，必須大于正、余弦信號頻率的兩倍。</p><p>　?。?）量化單元。相位累加器的輸出通常比特位寬較大

35、，量化單元將量化為，的比特位寬等于查找表的地址線寬度，直接將作為查找表的地址線得到DDS的輸出，故的比特數(shù)表征了該DDS模塊的性能指標(biāo)，比特數(shù)越多，查找表越大，DDS輸出信號采樣點越多，性能越穩(wěn)定，當(dāng)然硬件資源也相對越多。</p><p>　?。?）sin/cos查找表。該查找表存儲了正、余弦信號的采樣值，根據(jù)輸入的地址線即可得到對應(yīng)的輸出sin/cos值。</p><p>　　DDS模塊

36、數(shù)的正、余弦信號，與輸入中頻信號復(fù)乘，即可完成中頻數(shù)字信號下變頻到基帶數(shù)字信號的過程。</p><p>　　4.1.2 降采樣濾波器組</p><p>　　降采樣濾波器組一般由CIC（Cascade Integrate Comb）、HB（Half Band）濾波器構(gòu)成，目的是降低采樣率，接生硬件資源，同時具有低通濾波的功能。</p><p>　?。?）級聯(lián)積分梳狀抽

37、取濾波器。CIC抽取濾波器的主要特點是僅利用加法器、減法器和寄存器（無需乘法器）即可完成抽取濾波功能，占用資源少，實現(xiàn)簡單接速度高</p><p>　?。?）半帶（HB）濾波器。HB濾波器是一種特殊類型的低通FIR濾波器，這種濾波器由于通帶和阻帶相對于1/2Nyquist頻率對稱，因而有一半的濾波器系數(shù)精確為0，當(dāng)用于抽取濾波器是，可大大減少濾波器的運算量，因此特別適合硬件實現(xiàn)。</p><p

38、>　　4.1.3 低通限帶濾波器</p><p>　　低通濾波器一般指FIR低通濾波器，因為它是一種可物理實現(xiàn)的濾波器，目的是對信號進行頻譜限帶操作。</p><p>　　4.2中頻信號處理單元結(jié)構(gòu)設(shè)計要求</p><p>　　本設(shè)計中，降采樣濾波器組只用一個CIC濾波器代替，可以達到較為滿意的實驗結(jié)果。具體的設(shè)計目標(biāo)結(jié)構(gòu)框圖如圖4-3所示。</p>

39、;<p>　　圖4-3 中頻信號處理單元結(jié)構(gòu)圖</p><p>　　Fig.4-3 Structure of intermediate frequency signal processing unit</p><p>　　為了便于仿真，對系統(tǒng)作如下規(guī)定：</p><p>　?。?）所有信號均為復(fù)信號，由I、Q兩路（實部和虛部）構(gòu)成。</p>

40、<p>　　（2）中頻信號處理單元的輸入端為中心頻率40MHz的中頻數(shù)字信號，位寬16bit（小數(shù)部分14bit），采樣率為120MHz。</p><p>　?。?）降采樣濾波器組只有一個CIC濾波器，降采樣因子為3，即輸出數(shù)據(jù)速率為40MHz。</p><p>　?。?）FIR濾波器采樣速率40MHz，帶寬4MHz，過渡帶2MHz，帶內(nèi)波動1dB，帶外波動50dB。<

41、/p><p>　　5. 軟件無線電中頻信號處理單元數(shù)學(xué)原理及模型</p><p>　　5.1 信號采樣理論</p><p>　　5.1.1 Nyquist采樣定理</p><p>　　（a）帶限連續(xù)模擬信號的頻譜</p><p>　?。╞）采樣率信號頻譜</p><p>　?。╟）采樣率信號頻譜&l

42、t;/p><p>　　圖5-1 原始信號頻譜與采樣信號頻譜</p><p>　　Fig.5-1 The original signal spectrum and the sampled signal spectrum</p><p>　　Nyquist采樣定理指出:設(shè)有一個頻帶信號，其頻帶限制在(0，)內(nèi)，如果以不小于的采樣率對進行采樣，得到時間離散的采樣信號，則原始信

43、號將被所得到的采樣值完全確定。最高頻率兩倍的采樣率稱為Nyquist采樣率。圖5-1（a）顯示了一個帶限信號的頻譜示意圖，信號限制在0~以內(nèi)，對它以2倍的最高頻率采樣時，時域離散信號的對應(yīng)頻域信號是周期性重復(fù)的，如圖5-1（b）所示。采樣信號的頻譜是原始頻譜的重復(fù)沒有重疊。當(dāng)采樣率提高時，頻譜間隔的周期增大，如圖5-1（c）所示。對帶限信號進行大于或等于Nyquist采樣率的采樣保證了頻譜沒有重疊，原始信號可以精確恢復(fù)。</p&g

44、t;<p>　　5.1.2帶通信號采樣理論</p><p>　　Nyquist采樣定理只討論了其頻譜分布在(0，)上的基帶信號的采樣問題，如果信號的頻率分布在某一有限的頻帶上時，那么該如何對這樣的帶限進行采樣？當(dāng)然，根據(jù)Nyquist采樣定理，仍然可以按的采樣率進行采樣。但是，當(dāng)時，也就是當(dāng)信號的最高頻率遠(yuǎn)遠(yuǎn)大于其信號帶寬時，如果仍然按Nyquist采樣率采樣的話，則其采樣率會很高，以至很難實現(xiàn)，或

45、者后續(xù)處理的速度也滿足不了要求。由于帶通信號本身的帶寬并不一定很寬，那么自然會想到是否可以采用比Nyquist采樣率更低的速率來采樣。這就是帶通采樣理論要回答的問題。</p><p>　　帶通采樣定理:設(shè)一個頻率帶限信號其頻帶限制在內(nèi)，即。如果其采樣率滿足</p><p>　　式中，是信號中心頻率，n取能滿足的最大正整數(shù)（0，1，2，…），則用關(guān)進行等間隔采樣所得到的信號采樣值能準(zhǔn)確地還原

46、信號。</p><p><b>　?。╝）帶通信號頻譜</b></p><p>　?。╞）采樣率信號頻譜</p><p>　　圖5-2 帶通信號頻譜與采樣信號頻譜</p><p>　　Fig.5-2 Band-pass signal spectrum and sampled signal spectrum</p&g

47、t;<p>　　帶通信號和帶通采樣示意圖如圖5-2（a）所示。圖中信號帶寬，信號的最高頻率是信號帶寬的5倍，最低頻率為信號帶寬的4倍，當(dāng)信號以2倍帶寬采樣時，采樣后頻譜的周期性重復(fù)構(gòu)成圖5-2（b）所示，在基帶上構(gòu)成了原始信號的頻譜。</p><p>　　帶通采樣可以用來將一個在射頻段或者中頻段的帶通信號向下搬移為在較低頻段的帶通信號或基帶信號。因為信號頻譜是以采樣率的整數(shù)倍重復(fù)的，濾出適當(dāng)位置的頻

48、譜就可以得到帶通采樣后的頻譜。</p><p>　　在軟件無線電中使用帶通采樣可以使得無線接收機直接在射頻或者中頻采樣，因為無線電系統(tǒng)的信號通常都是帶通的。理論上講，帶通采樣允許采樣率遠(yuǎn)大低于兩倍或更多倍的信號最高頻率。然而在使用上一個重要的限制是，ADC必須仍然能夠有效的工作在信號的最高頻率成分，這一點通常是作為ADC的模擬輸入帶寬來給出。一般ADC的特性是隨著輸入頻率的提高而降低的，當(dāng)將ADC用于帶通采樣的應(yīng)

49、用時，必須檢查被采樣信號的頻率范圍是不是在ADC允許的帶寬之內(nèi)。另外，使用帶通采樣時，需要有嚴(yán)格的模擬帶通濾波器（陡滾降）以避免由于強的鄰道干擾引起的信號失真。</p><p>　　5.2 多速率信號處理理論</p><p>　　軟件無線電要求ADC盡可能的靠近天線，然而采樣速率的提高帶來的另一個問題就是采樣后的數(shù)據(jù)流速率很高，導(dǎo)致后續(xù)的信號處理跟不上，特別是有些同步解調(diào)算法，其計算量大，

50、如果數(shù)據(jù)吞吐率太高是很難滿足實時性要求的，所以很有必要對ADC后的數(shù)據(jù)流進行降低速率處理。因為一個實際的無線通信信號帶寬一般為幾十kHz到幾百kHz，實際對單信號采樣時所需的采樣速率是不高的，所以對這種窄帶信號的采樣數(shù)據(jù)率進行降低速率的處理或者叫二次采樣是完全可能的。多速率信號處理理論為這種降低速率的處理提供的理論依據(jù)。</p><p>　　使采樣率降低的變換稱為抽取也可以稱為采樣率壓縮當(dāng)信號的采樣數(shù)據(jù)量太大時，

51、為了減少數(shù)據(jù)量以便于處理和計算，對數(shù)據(jù)每隔 （這里D為正整數(shù)）個取一個，這樣的抽取稱為整數(shù)倍抽取，D稱為抽取因子。例如一個時間序列，為采樣的時間間隔，為整數(shù)，信號的采樣率為。對它進行T整數(shù)倍抽取后新序列為，它的采樣時間間隔為，采樣頻率為。其示意圖可以表示為圖5-3（a）。</p><p>　　圖5-3 信號抽取示意圖</p><p>　　Fig.5-3 Schematic diagram

52、of signal abstraction</p><p>　　抽取從上面的描述來看好像很簡單，只要每隔個采樣點抽取一個就可以了，其實問題并不是如此簡單。比如對一個模擬信號以間隔不進行采樣，得到，再對它進行D倍抽取，即相當(dāng)于對原始信號以間隔進行采樣，采樣率降低了，這時需要考慮降低了的采樣率能否滿足采樣定理，即采樣率必須大于原始信號的最大頻率兩倍才可以保證信號不失真。所以在對時域離散信號降低采樣率的同時必須進行頻譜

53、分析，采取必要的濾波措施，保證抽取后的信號頻譜沒有混疊，保證信號可以無失真的恢復(fù)。</p><p>　　假設(shè)模擬信號的傅立葉變換為，采樣信號的傅立葉變換為根據(jù)傅立葉變換的性質(zhì)可知，采樣后信號的傅立葉變換為原始信號傅立葉變換的周期性重復(fù)，重復(fù)周期為采樣頻率。如果再降低D倍的采樣率，那么抽取后的傅立葉變換就以。如果原始信號頻帶帶寬大于的話，就產(chǎn)生了頻譜混疊。信號及其傅立葉變換如圖5-4（b），（c），（d）所示。&l

54、t;/p><p>　?。╝）模擬信號及其頻譜</p><p>　?。╞）采樣信號及其頻譜</p><p>　?。╟）D倍抽取后信號及其頻譜</p><p>　　圖5-4 限帶信號、采樣信號、抽取信號及其頻譜</p><p>　　Fig.5-4 Band-restricted signal, sampled signal,

55、abstracted signal and their spectrum</p><p>　　為了保證抽取后的信號不產(chǎn)生頻譜混疊，在抽取之前需要加一個抗混疊濾波器，其流程圖如圖5-5所示。</p><p>　　圖5-5 信號濾波及抽取</p><p>　　Fig.5-5 Signal filtering and abstraction</p><

56、p>　　抗混疊濾波器是一個低通濾波器，它的通常帶寬應(yīng)小于抽取后采樣率的一半，即，這樣可以保證抽取后的信號滿足Nyquist采樣定理。再進一步可以得到，因為，所以抗混疊濾波器的帶寬通常小于。</p><p>　?。╝）采樣信號及其頻譜</p><p>　?。╞）濾波后信號及其頻譜</p><p>　?。╟）D倍抽取后信號及其頻譜</p><p

57、>　　圖5-5 采樣信號經(jīng)抗混疊濾波器后的頻譜及其D倍抽取后頻譜</p><p>　　Fig.5-5 Spectrum of sampled signal filtered by anti-aliasing filter and its spectrum after abstraction</p><p>　　5.3 軟件無線電中的高效數(shù)字濾波器</p><p&g

58、t;　　從前面的討論已經(jīng)知道，實現(xiàn)取樣率變換（抽取）的關(guān)鍵問題是如何實現(xiàn)抽取前的數(shù)字濾波，對于基帶抽取，濾波器為低通濾波器，對于帶通信號的“整帶”抽取，濾波器為帶通數(shù)字濾波器。濾波器性能的好壞直接影響抽取率變換效果及實時處理能力，本節(jié)將著重討論多速率信號處理中的一種高效數(shù)字濾波方案—級聯(lián)積分梳狀（CIC，Cascaded Integrator Comb）濾波器。</p><p>　　所謂積分梳狀濾波器，是指其沖擊

59、響應(yīng)具有如下形式:</p><p>　　式中，D即為CIC濾波器的階數(shù)。根據(jù)Z變換的定義，CIC濾波器的Z變換為：</p><p><b>　　式中，</b></p><p>　　圖5-6 積分梳狀濾波器結(jié)構(gòu)</p><p>　　Fig.5-6 Structure of cascaded integrator comb

60、filter</p><p>　　它的實現(xiàn)框圖如圖5-6所示，由圖可見，CIC濾波器由兩部分組成，積分器和梳狀濾波器的級聯(lián)，這就是為什么稱該濾波器是積分梳狀濾波器的原因。稱為積分濾波器是很容易理解的，而稱為梳狀濾波器，可以從它的幅頻特性來說明。把代入可得的頻率響應(yīng)為：</p><p><b>　　其頻譜特性為：</b></p><p>　　如圖

61、5-7（a）清晰的看出，的形狀如同一把梳子，故把形象的成為梳狀濾波器。同樣可以求得積分器的頻率相應(yīng)為：</p><p>　　所以CIC濾波器的頻率總響應(yīng)為：</p><p>　　式中，為抽樣函數(shù)，且，所以CIC濾波器在處的幅度值為D，即：</p><p>　　（a）梳狀濾波器的幅頻特性</p><p>　?。╝）積分梳狀濾波器幅頻特性<

62、/p><p>　　圖5-7 梳狀濾波器和積分梳狀濾波器幅頻特性</p><p>　　Fig.5-7 Spectrum property of comb filter and CIC filter</p><p>　　CIC的幅頻特性如圖5-7（b）所示，稱的區(qū)間為CIC的主瓣，而其它區(qū)間稱為旁瓣，由圖可見隨著頻率的增大，旁瓣電平不斷減小，其中第一瓣電平為:</p&

63、gt;<p>　　當(dāng)時，，所以第一旁瓣電平為：</p><p>　　它與主瓣電平的差值：</p><p>　?。╝）單級積分梳狀濾波器</p><p>　　（b）多級積分梳狀濾波器</p><p>　　圖5-8 單級和多級積分梳狀濾波器</p><p>　　Fig.5-8 Single stage and

64、 multi-stage CIC filter</p><p>　　可見單級CIC濾波器的旁瓣電平是比較大的，只比主瓣低13.46dB，這也就意味著阻帶衰減很差，一般難以滿足使用要求。為了降低旁瓣電平，可以采用多級CIC濾波器級聯(lián)的辦法來解決，例如用Q級CIC實現(xiàn)時的頻率響應(yīng)為:</p><p>　　同理求得Q級CIC濾波器的旁瓣抑制為：</p><p><b

65、>　　當(dāng)Q=5時：</b></p><p>　　可見5級級聯(lián)CIC濾波器具有67dB左右的阻帶衰減，基本能滿足實際要求。單級CIC濾波器和多級CIC實現(xiàn)濾波器等效結(jié)構(gòu)圖如圖5-8所示。如圖所示，CIC濾波器實現(xiàn)起來是非常簡單的，無需一般FIR濾波器所需的乘法運算，這無論是對提高實時性，簡化硬件都有重要意義，所以CIC濾波器在多速率信號處理中具有特別重要的位置。</p><p&

66、gt;　　5.4 數(shù)字正交變換理論</p><p>　　軟件無線電中的實信號正交分解方法常用數(shù)字混頻正交變換。所謂數(shù)字混頻正交變換實際上就是先對模擬信號通過A/D采樣數(shù)字化后形成數(shù)字序列，然后與兩個正交本振序列和相乘，再通過數(shù)字低通濾波器來實現(xiàn)，如圖5.8所示。圖中由于兩個正交本振序列的形成和相乘都是數(shù)學(xué)運算的結(jié)果，所以其正交性是完全可以得到保證的，只要確保運算精確即可。圖中所示的正交變換方法隨著高速集成電路的發(fā)

67、展將會得到越來越廣泛的應(yīng)用。這種方法的主要特點是對A/D采樣的要求比較高，需在高頻或中頻進行采樣數(shù)字化。</p><p>　　圖5-9 實信號的正交變換</p><p>　　Fig.5-9 Orthogonal transformation of real signals</p><p>　　圖5-9中所示的數(shù)字正交變換，雖然可以實現(xiàn)精度較高的正交混頻，但是在采樣速

68、率很高時，后續(xù)的數(shù)字低通濾波器很可能就會成為瓶頸，特別是當(dāng)阻帶衰減要求比較大，而導(dǎo)致濾波器階數(shù)很高時，實現(xiàn)起來就會更加困難。后續(xù)的低通濾波器可以使用前面介紹的級聯(lián)的CIC濾波器實現(xiàn)。</p><p>　　6. 中頻信號處理單元的System Generator實現(xiàn)</p><p><b>　　6.1 設(shè)計方案</b></p><p>　　從系統(tǒng)

69、結(jié)構(gòu)框圖4-1入手，軟件無線電中頻信號處理單元基本模塊包括DDS下變頻器，復(fù)乘模塊，CIC濾波器以及FIR低通濾波器。System Generator工具提供了大量Xilinx Blockset，包含了上述所需的所有模塊，同時Simulink提供了大量數(shù)據(jù)源和性能測試模塊，足以搭建整個設(shè)計，整個設(shè)計方案流程圖如圖6-1所示。</p><p>　　如圖6-1所示，開發(fā)流程分為兩大模塊：System Generato

70、r建模和硬件實現(xiàn)。下面就中頻信號處理單元的System Generator開發(fā)流程做較詳細(xì)的闡述。</p><p>　　圖6-1 System Generator的FPGA開發(fā)流程圖</p><p>　　Fig.6-1 FPGA Development procedure based on System Generator</p><p>　　6.1.1 Syste

71、m Generator建模</p><p>　　使用System Generator開發(fā)工具的第一步是系統(tǒng)建模，根據(jù)設(shè)計需求從Simulink庫，Xilinx Blockset庫中找到算法相關(guān)模塊，正確連接模塊間信號線，配置Xilinx Blockset各模塊的具體參數(shù)，修改模塊屬性，直到系統(tǒng)性能滿足工程需求為止。</p><p><b>　?。?）測試信號源</b>

72、</p><p>　　本設(shè)計中，中頻信號處理單元的作用是實現(xiàn)信號的基帶化，同時采樣率從120MHz降低為40MHz，信號頻譜也達到一定要求。為了驗證中頻信號處理單元的功能，選擇高斯白噪聲信號源，該信號頻譜無限寬，故通過本系統(tǒng)后可以驗證其限帶效果，同時設(shè)置輸入采樣率為120MHz，采用兩個信號源分別作為I、Q兩路，滿足系統(tǒng)輸入信號的要求。</p><p>　?。?）新建System Gene

73、rator 工程</p><p>　　打開MATLABSimulink界面，點擊FileNewModel，建立一個新的System Generator工程——.mdl文件格式。</p><p><b>　?。?）調(diào)用相關(guān)模塊</b></p><p>　　根據(jù)系統(tǒng)設(shè)計的要求，本系統(tǒng)會用到信號源模塊Uniform Random Number，DDS

74、模塊DDS v5_0，復(fù)乘子系統(tǒng)單元Add，CIC模塊CIC Compiler 1.1，F(xiàn)IR濾波器模塊，信號頻譜儀模塊Spectrum Scope，以及System Generator圖標(biāo)和Gateway In，Gateway Out等必須模塊。將它們分別加入當(dāng)前工程文件，默認(rèn)模塊配置屬性</p><p><b>　?。?）設(shè)置模塊參數(shù)</b></p><p>&l

75、t;b>　?。?）驗證系統(tǒng)性能</b></p><p>　　點擊Simulink下的Start按鈕即可實現(xiàn)整個工程的仿真，通過Spectrum Scope查看系統(tǒng)性能，如果滿足設(shè)計要求，則下一步進行硬件實現(xiàn)的操作；否則需要返回到第（4）步修改模塊參數(shù)，迭代進行設(shè)計。</p><p>　　6.1.2 硬件實現(xiàn)</p><p>　?。?）利用Syste

76、m Generator強大的功能，配置芯片類型、綜合工具設(shè)置、FPGA系統(tǒng)時鐘、多速率模式選擇等參數(shù)。</p><p>　?。?）利用System Generator實現(xiàn)自動代碼生成。</p><p>　　（3）查看硬件資源消耗情況，如果資源消耗太多，則進行第（4）步，否則第（5）步。</p><p>　　（4）優(yōu)化硬件結(jié)構(gòu)。包括數(shù)字模塊位數(shù)選擇，精度、信噪比的選擇

77、。</p><p>　?。?）完成整個系統(tǒng)的設(shè)計。</p><p>　　6.2 工程模塊設(shè)計</p><p>　　該工程主要有以下4個功能單元構(gòu)成</p><p>　　●正余弦發(fā)生器DDS v5_0模塊。</p><p>　　●復(fù)乘 （complex_multiply）子系統(tǒng)。</p><p>

78、　　●CIC （CIC Filter I和CIC Filter Q）降速率子系統(tǒng)。</p><p>　　●FIR（FIR Filter I和FIR Filter Q）低通濾波器子系統(tǒng)</p><p>　　為了配合系統(tǒng)的功能現(xiàn)正工作，加入了部分輔助模塊，分別如下：</p><p>　　●仿真數(shù)據(jù)源模塊（Source I和Source Q）</p><

79、;p>　　●頻譜分析模塊（Source Spectrum、DDS Spectrum、CIC Spectrum、Filter Out I Spectrum和Filter Out Q Spectrum）。</p><p>　　●資源預(yù)估計模塊（Resource Estimator）。</p><p>　　整個系統(tǒng)分為I、Q兩路，具體模塊功能和參數(shù)設(shè)置如下圖6-2。</p>

80、<p>　　圖6-2 中頻信號處理單元各simulink模塊及其連接圖</p><p>　　Fig.6-2 All Simulink modules in IF signal processing unit and their connection</p><p>　　6.2.1 DDS v5_0模塊</p><p>　　根據(jù)系統(tǒng)設(shè)計要求，實現(xiàn)40MHz中

81、頻信號下變頻功能，DDS模塊輸出40MHz的正、余弦信號，按如下參數(shù)配置模塊。</p><p>　?。?）正、余弦信號頻率（Output Frequency Array）：40MHz。</p><p>　?。?）輸出信號采樣率（DDS clock rate）：120MHz。 </p><p>　?。?）無雜散動態(tài)范圍（Spurious free dynamic ra

82、nge）：60dB。</p><p>　　（4）頻率分辨率（Frequency resolution）：10Hz。</p><p>　　（5）輸出信號：Cosine and Negative sine。</p><p>　　雙擊DDS v5_0模塊，參數(shù)配置如圖6-3所示</p><p>　　圖6-3 DDS v5_0模塊參數(shù)配置</p

83、><p>　　Fig.6-3 Parameter configuration of DDS v5_0 module</p><p>　　6.2.2 復(fù)乘子系統(tǒng)（complex_multiply）</p><p>　　復(fù)乘模塊完成中頻輸入信號和DDS輸出信號相乘功能，使用4個乘法器和兩個加法器，并且在輸出端進行截位操作，使用Slice和Reinterpret模塊，點擊co

84、mplex_multiply子系統(tǒng)，子系統(tǒng)內(nèi)部結(jié)構(gòu)如圖6-4所示。</p><p>　　圖6-4 復(fù)乘子模塊的構(gòu)建</p><p>　　Fig.6-4 Construction of complex multiplication sub-module</p><p>　　在復(fù)數(shù)加法和加法模塊中，分別設(shè)置參數(shù)如圖6-5所示。</p><p>　

85、　圖6-5 加減法模參數(shù)設(shè)置</p><p>　　Fig.6-5 Parameter configuration of AddSub module</p><p>　　在Slice模塊中，點擊Basic標(biāo)簽，在Width of slice欄設(shè)置16bit，Specify range as選擇Upper bit location + width，Relative to設(shè)置為MSB of in

86、put；雙擊Reinterpret模塊，選中Force Arithmetic Type，Output Arithmetic Type選擇Signed，選中Force Binary Point，Output Binary Point設(shè)置為13，如圖6-6所示。</p><p>　　圖6-6 Slice和Reinterpret模塊參數(shù)設(shè)置</p><p>　　Fig.6-6 Parameter

87、 configuration of Slice and Reinterpret module</p><p>　　6.2.3 CIC降速率子系統(tǒng)</p><p>　　CIC降速率子系統(tǒng)由CIC濾波器加上截位Slice和Reinterpret模塊構(gòu)成，點擊CIC Filter I子系統(tǒng)，如圖6-7所示。其中Slice和Reinterpret模塊的配置和圖6-6相同。</p>&

88、lt;p>　　圖6-7 CIC子系統(tǒng)的構(gòu)建</p><p>　　Fig.6-7 Construction of CIC sub-module</p><p>　　其中CIC Filter模塊參數(shù)設(shè)置如圖6-8所示。</p><p>　　圖6-8 CIC Filter模塊參數(shù)設(shè)置</p><p>　　Fig.6-8 Parameter c

89、onfiguration of CIC Filter module</p><p>　?。?）CIC Filter級聯(lián)個數(shù)N：設(shè)置為5級。</p><p>　　CIC輸入采樣率120MHz，抽取因子為3，使得輸出采樣率為40MHz。</p><p>　?。?）抽取因子R：設(shè)為3</p><p>　　（3）梳狀濾波器的延遲個數(shù)M：1</p

90、><p>　　6.2.4 FIR低通濾波器子系統(tǒng)</p><p>　　FIR Filter低通濾波器子系統(tǒng)由FIR Compiler v1_0模塊和截位Slice和Reinterpret模塊構(gòu)成，同時包含F(xiàn)DATool模塊，用于設(shè)計該FIR濾波器抽頭系數(shù)，雙擊FIR Filter子系統(tǒng)，如圖6-9所示。</p><p>　　圖6-9 FIR Filter子系統(tǒng)的構(gòu)建&l

91、t;/p><p>　　Fig.6-9 Construction of FIR Filter sub-module</p><p>　　其中，F(xiàn)IR Compiler v1_0為低通濾波器，抽頭系數(shù)由FDATool模塊設(shè)計而得，按照系統(tǒng)設(shè)計要求，濾波器的參數(shù)按下面所述配置。</p><p>　?。?）采樣頻率（Fs）：40MHz。</p><p>

92、　?。?）截止頻率（Fpass）：4MHz。</p><p>　?。?）截止帶寬（Fstop）：5MHz。</p><p>　?。?）帶內(nèi)波動（Apass）：1dB。</p><p>　?。?）帶外波動（Astop）：50dB。</p><p>　　利用FDATool，如圖6-10所示，得到FIR濾波器136階，并且得到該濾波器的頻率響應(yīng)波形

93、，滿足阻帶下降50dB的要求。</p><p>　　圖6-10 FDATool模塊參數(shù)配置</p><p>　　Fig.6-10 Parameter configuration of FDATool module</p><p>　　在FIR Compiler v1_0模塊的設(shè)置中，F(xiàn)ilter type選擇SingleRate單速率濾波器，Number of ch

94、annels以及Hardware over-sampling rate都設(shè)置為1；Coefficient vector欄填寫xlfda_numerator(‘FDATool’)，表示使用當(dāng)前FDATool模塊設(shè)計的濾波器抽頭系數(shù)作為FIR濾波器抽頭系數(shù)。且抽頭系數(shù)量化屬性為：Arithmetic type設(shè)置為Signed，數(shù)據(jù)位寬（Number of bits）為16bit，小數(shù)部分（Binary point）為15bit，參數(shù)配置如

95、圖6-11所示。</p><p>　　圖6-11 FIR Compiler v1_0模塊參數(shù)配置</p><p>　　Fig.6-11 Parameter configuration of FIR Compiler v1_0 module</p><p>　　該子系統(tǒng)中還包含截位Slice和Reinterpret模塊，F(xiàn)IR Compiler v1_0模塊輸出40b

96、it，為截取16bit且達到良好的仿真效果，需去掉高4bit和低20bit。同時Reinterpret模塊將數(shù)據(jù)重新定義：有符號類型，數(shù)據(jù)位寬16bit，小數(shù)部分13bit。Slice和Reinterpret模塊的參數(shù)設(shè)置分別如圖6-12所示。</p><p>　　圖6-12 Slice和Reinterpret模塊參數(shù)配置</p><p>　　Fig.6-12 Parameter conf

97、iguration of Slice and Reinterpret module</p><p>　　6.2.5 仿真數(shù)據(jù)源模塊</p><p>　　采用高斯白噪聲信號源，信號幅度值在-1~+1之間分布，該信號源頻譜具有無限寬特點。其參數(shù)設(shè)置如圖6-13所示。</p><p>　　圖6-13 噪聲信號源模塊參數(shù)配置</p><p>　　Fi

98、g.6-13 Parameter configuration of noise source module</p><p>　　6.2.6 頻譜分析模塊</p><p>　　為了驗證系統(tǒng)性能，在System Generator工程中加入了大量計算功率譜模塊（有輸入信號源頻譜，DDS模塊頻譜，CIC輸出模塊頻譜和輸出模塊頻譜），參數(shù)配置如圖6-14所示。</p><p&g

99、t;　　圖6-14 頻譜分析模塊參數(shù)配置</p><p>　　Fig.6-14 Parameter configuration of spectrum analysis module</p><p>　　6.2.7 資源預(yù)估模塊（Resource Estimator）</p><p>　　該模塊可以預(yù)估計整個系統(tǒng)的硬件資源消耗，包括Slice、LUT、觸發(fā)器（FFs

100、）、Block Memory、硬件乘法器等，如圖6-15所示。</p><p><b>　　。</b></p><p>　　圖6-15 資源預(yù)估模塊參數(shù)配置</p><p>　　Fig.6-15 Parameter configuration of resource estimator module</p><p>　　

101、6.3 實例仿真驗證</p><p>　　6.3.1 Simulink仿真驗證</p><p>　　整個工程有有8處Source Spectrum模塊，分別用于信號源、DDS信號、CIC輸出信號和FIR輸出信號的實部和虛部的頻譜，用來驗證模塊功能的正確性。有1處4蹤示波器Scope，用來觀察信號源、CIC輸出信號、FIR輸出信號的I路和Q路的時域波形。</p><p&g

102、t;　　6.3.1.1 高斯白噪聲信號源</p><p>　　圖6-16示出了信號源實部r和虛部i的功率譜密度，高斯白噪聲信號，帶寬為為無限寬，由于FFT長度有限，故出現(xiàn)圖中抖動現(xiàn)象。</p><p>　　圖6-16 實部和虛部兩路高斯白噪聲信源功率譜</p><p>　　Fig.6-16 Power spectrum of Gauss White Noise fr

103、om real and image channels</p><p>　　6.3.1.2 DDS功率譜密度</p><p>　　圖6-17為DDS輸出正弦信號功率譜密度圖，在+40MHz和-40MHz處出現(xiàn)尖脈沖，說明信號為單頻40MHz的正弦波。其頻譜峰值在7~8dB，具有一定的增益。</p><p>　　圖6-17 DDS功率譜</p><p

104、>　　Fig.6-17 Power spectrum of DDS</p><p>　　6.3.1.3 CIC濾波器輸出信號</p><p>　　圖6-18為CIC濾波器輸出信號的功率譜密度圖?？梢钥闯?，經(jīng)過3倍抽取后，采樣速率明顯降低，并且起到了一定的濾波作用。</p><p>　　圖6-18 I和Q兩路CIC輸出信號功率譜</p><p

105、>　　Fig.6-18 Power spectrum of CIC output signal from channel I and Q</p><p>　　6.3.1.4 FIR濾波器輸出信號</p><p>　　圖6-19為FIR濾波器輸出信號的功率譜密度圖。從圖中可以清楚的觀察到，阻帶下降在40dB以上，且?guī)挒?MHz，過渡帶為1MHz，同時采樣速率降低為40MHz，滿足系統(tǒng)

106、設(shè)計要求。</p><p>　　圖6-19 I和Q兩路FIR濾波器輸出信號功率譜</p><p>　　Fig.6-19 Power spectrum of FIR filter output signal from channel I and Q</p><p>　　6.3.1.5 Scope示波器波形</p><p>　　圖6-20（a）和

107、圖6.20（b）的四蹤示波器波形分別給出了“Source waveform”、“CIC output waveform”、“Output_I”和“Output_Q”四路波形。</p><p>　　由波形圖比較可以看出CIC濾波器的3:1降采樣特性和FIR濾波器的濾波特性。</p><p><b>　?。╝）橫坐標(biāo)未展寬</b></p><p>

108、<b>　?。╞）橫坐標(biāo)展寬</b></p><p>　　圖6-20 信號源、CIC輸出及FIR輸出信號波形圖</p><p>　　Fig.6-20 Waveforms of source, CIC output and FIR output signals</p><p>　　6.3.2 HDL仿真驗證</p><p>

109、;　　在System Generator圖標(biāo)中，設(shè)置由圖形輸入到HDL的轉(zhuǎn)化參數(shù)。如圖6-21所示，Compilation選擇HDL Netlist，芯片類型Part選擇Virtex4 xc4vsx25-12ff668，采用XST綜合器，Verilog語言代碼，選中Create testbench，并設(shè)置仿真時間為1000時鐘周期，F(xiàn)PGA時鐘周期FPGA clock period設(shè)置為5ns，表明系統(tǒng)時鐘為200MHz。Simulin