基于dsp和fpga的圖像處理系統(tǒng)設(shè)計畢業(yè)設(shè)計（含外文翻譯）

1、<p>　　中文題目：基于DSP和FPGA的圖像處理系統(tǒng)設(shè)計</p><p>　　外文題目：IMAGE PROCESSING SYSTEM DESIGN BASED ON DSP AND FPGA</p><p>　　畢業(yè)設(shè)計（論文）共56頁（其中：外文文獻(xiàn)及譯文13頁） 圖紙共1張 </p><p>　　完成日期 年 月 答辯日期

2、 年 月</p><p><b>　　摘要</b></p><p>　　本文研究了以TI高性能DSP為核心處理器的視頻實時圖像處理系統(tǒng)的設(shè)計原理與組成，并基于DSP + FPGA架構(gòu)實現(xiàn)了視頻圖像處理系統(tǒng)。本圖像處理系統(tǒng)主要由圖像采集電路、圖像處理電路、顯示電路以及系統(tǒng)軟件組成。</p><p>　　首先經(jīng)過CCD圖像傳感器采集復(fù)合視

3、頻信號，經(jīng)過視頻A/D處理器(SAA7115)轉(zhuǎn)換成8 bit的數(shù)字信號，通過DMA方式存放在雙口RAM中，該處理器同時還輸出像素時鐘信號(PCLK)，場同步(CS)、行同步(HS)、奇偶場(OE)、復(fù)合消隱信號(BLANK)。</p><p>　　數(shù)字信號處理器DSP(TMS320VC5501)是本處理器的核心部分，其功能是完成整個系統(tǒng)的圖像預(yù)處理以及數(shù)據(jù)流存儲時序控制等功能。經(jīng)過DSP處理后輸出8 bit的數(shù)

4、字視頻信號以及像素時鐘信號(PCLK)、場同步(CS)、行同步(HS)，一起送FPGA產(chǎn)生視頻信號的時序邏輯，然后送視頻D/A處理器(SAA7105H )，最后通過VGA視頻接口輸出。靜態(tài)雙口RAM用于存儲圖像數(shù)據(jù)的，圖像數(shù)據(jù)的讀寫控制時序通過DSP來實現(xiàn)。視頻D/A處理器(SAA7105H)將FPGA輸出的數(shù)字視頻信號、像素時鐘、行場同步信號合成為彩色全電視信號然后通過VGA輸出。該視頻圖像處理系統(tǒng)可以實現(xiàn)實時的數(shù)據(jù)視頻信號的采集、處

5、理及顯示，可以應(yīng)用于視頻處理的相關(guān)領(lǐng)域。</p><p>　　關(guān)鍵字：DSP；FPGA；圖像處理；電路設(shè)計；系統(tǒng)軟件</p><p><b>　　Abstract</b></p><p>　　This paper studies the system design principle and composition the of TI high

6、 performance DSP core processor for real-time video image processing , and it can achieve video image processing system based on the architecture of DSP and FPGA. The image processing system is composed of image acquisit

7、ion circuit, image processing circuit, display circuit and system software.</p><p>　　After the first CCD image sensor collect the composite video signal, the video A/D processor (SAA7115) is converted into a

8、 digital signal of 8 bit, which is stored in dual-port RAM through DMA, the processor also outputs pixel clock signal (PCLK), field synchronization(CS), synchronous (HS), parity field (OE), composite blanking signal (BLA

9、NK).</p><p>　　DSP digital signal processor (TMS320VC5501) is the core part of this processor, its function is to complete the whole system of image preprocessing and the sequence of data storage control . Af

10、ter DSP treatment, the output of the 8 bit digital video signal and a pixel clock signal (PCLK). The field synchronization (CS), synchronous (HS), which is send to FPGA for producing video signals, then transmitted to th

11、e video processor D/A (SAA7105), the final output through a VGA video. Static double po</p><p>　　Keywords:DSP;FPGA;image processing ;circuit design ;system software</p><p><b>　　目錄</b>

12、;</p><p><b>　　0 前言1</b></p><p><b>　　1 緒論2</b></p><p>　　1.1 課題的提出及研究的背景2</p><p>　　1.2 研究的目的和意義2</p><p>　　1.3 課題研究的主要內(nèi)容及重點3</

13、p><p>　　2 系統(tǒng)總體設(shè)計方案5</p><p>　　2.1 系統(tǒng)硬件原理框圖設(shè)計5</p><p>　　2.2 系統(tǒng)主要工作模塊劃分及工作流程5</p><p>　　2.2.1 模塊劃分5</p><p>　　2.2.2 系統(tǒng)工作流程6</p><p>　　3 圖像采集電路設(shè)計8

14、</p><p>　　3.1 數(shù)字圖像基礎(chǔ)知識8</p><p>　　3.1.1 彩色圖像空間模型的空間變換8</p><p>　　3.2 數(shù)字圖像傳感器V2209</p><p>　　3.3 視頻解碼器SAA7115及I2C控制電路10</p><p>　　3.3.1 I2C控制電路11</p>

15、<p>　　3.3.2 采集解碼電路11</p><p>　　4 DSP和FPGA為核心的電路設(shè)計13</p><p>　　4.1 可編程邏輯器件FPGA及DSP處理器概述13</p><p>　　4.2 DSP外圍電路設(shè)計14</p><p>　　4.2.1 DSP外部數(shù)據(jù)存儲器和外部程序存儲器設(shè)計15</p&

16、gt;<p>　　4.2.2 DSP時鐘電路設(shè)計17</p><p>　　4.2.3 UART接口設(shè)計18</p><p>　　4.3 以FPGA為核心的電路設(shè)計20</p><p>　　4.3.1 XC3S100E-4TQ144C管腳功能特性20</p><p>　　4.3.2 FPGA外圍電路設(shè)計21</p&

17、gt;<p>　　5 系統(tǒng)軟件設(shè)計26</p><p>　　5.1 軟件實現(xiàn)的總體方案26</p><p>　　5.2 DSP外部數(shù)據(jù)和程序存儲器的讀寫時序28</p><p>　　5.3 DSP內(nèi)部時鐘電路配置31</p><p>　　5.4 UART初始化程序設(shè)計33</p><p>　　5

18、.5 DSP中的I2C模塊配置34</p><p>　　5.6 FPGA(XC3S100E-4TQ144C)配置模式36</p><p><b>　　6結(jié)論38</b></p><p><b>　　致謝39</b></p><p><b>　　參考文獻(xiàn)40</b>&l

19、t;/p><p><b>　　附錄A譯文41</b></p><p>　　附錄B外文文獻(xiàn)47</p><p>　　附錄C電源電路54</p><p>　　附錄D復(fù)位電路56</p><p><b>　　0 前言 </b></p><p>　　

20、視頻圖像處理[1]作為一種重要的現(xiàn)代技術(shù)，己經(jīng)在通信、航天航空、遙感、遙測、生物醫(yī)學(xué)、軍事、信息安全等領(lǐng)域得到廣泛的應(yīng)用，視頻圖像處理實現(xiàn)技術(shù)對相關(guān)領(lǐng)域的發(fā)展具有深遠(yuǎn)意義。隨著科學(xué)技術(shù)的進(jìn)步，視頻圖像的采集和處理的應(yīng)用需求也日益增加。傳統(tǒng)的采集和處理主要依賴于PC機以及其它的專用的集成電路板卡來實現(xiàn)的。由于功能比較單一，體積較大，且受到處理速度的限制，已經(jīng)逐漸不能滿足實際的要求。由于基于DSP和FPGA的圖像處理系統(tǒng)采用了高速處理器DS

21、P和FPGA，摒棄了其他系統(tǒng)的處理數(shù)據(jù)不實時、算法效率低、通用性差、開發(fā)周期長等缺點，運算能力在不斷增強，運算速度越來越快，成本也在不斷降低，所以DSP和FPGA的技術(shù)近年來發(fā)展很快，適合實時圖像處理。</p><p>　　目前DSP和FPGA的技術(shù)已經(jīng)廣泛的應(yīng)用在各個領(lǐng)域中，從軍用到民用，從航空航天到生產(chǎn)生活，都越來越多地使用DSP和FPGA。本論文介紹了以TI高性能DSP為核心處理器的視頻實時圖像處理系統(tǒng)的設(shè)

22、計原理與組成，并基于DSP+FPGA[2]架構(gòu)實現(xiàn)了該視頻圖像處理系統(tǒng)。</p><p><b>　　1 緒論</b></p><p>　　隨著電子科學(xué)技術(shù)的發(fā)展和社會的現(xiàn)代化，圖像技術(shù)也隨之飛速發(fā)展，人們對圖像的需求也與日俱增。圖像技術(shù)已經(jīng)大量應(yīng)用于我們的日常生活、工業(yè)、農(nóng)業(yè)、軍事等各個領(lǐng)域，然而圖像技術(shù)要求實時處理大量數(shù)據(jù)，普通計算機不能滿足要求，因此研究實時處理

23、圖像的系統(tǒng)迫在眉睫。本文采用高速處理器DSP和FPGA研究圖像的采集和顯示,保證了系統(tǒng)的準(zhǔn)確性和靈活性。在人類的各種感知器官中，視覺是人類最高級的感知器官，所以圖像技術(shù)(包括圖像的釆集、處理、顯示)的研究對于我們認(rèn)識和改造自然界是非常重要的，而且隨著科學(xué)技術(shù)的發(fā)展和社會知識的膨脹，圖像技術(shù)的研宄得到了快速的發(fā)展。</p><p>　　1.1 課題的提出及研究的背景</p><p>　　基于

24、DSP和FPGA的圖像處理系統(tǒng)由于采用了高速處理器DSP和FPGA，摒棄了其他系統(tǒng)的處理數(shù)據(jù)不實時、算法效率低、通用性差、開發(fā)周期長等缺點。DSP芯片具有非常多的片內(nèi)資源，大容量的片內(nèi)RAM作為數(shù)據(jù)和程序高速緩存，內(nèi)部具有高達(dá)64位的數(shù)據(jù)總線，使系統(tǒng)具有很高帶寬以及其他片內(nèi)資源。芯片內(nèi)部集成了許多外圍設(shè)備，降低了系統(tǒng)開發(fā)難度。所以在圖像處理系統(tǒng)中采用DSP (數(shù)字信號處理器)可實現(xiàn)數(shù)字圖像處理復(fù)雜算法。而FPGA由于使用靈活，便于修改系

25、統(tǒng)功能，從而縮短系統(tǒng)的開發(fā)周期，特別適用于復(fù)雜邏輯電路的設(shè)計。</p><p>　　可見基于DSP和FPGA的圖像處理系統(tǒng)的具有較強的靈活性，具有較高的算法效率，適合于視頻圖像處理。圖像處理系統(tǒng)采用DSP和FPGA作為處理器，既可以充分發(fā)揮DSP和FPGA的各自的優(yōu)點，又可以充分利用DSP和FPGA來彌補各自的缺點。所以基于DSP和FPGA的圖像處理系統(tǒng)實時處理圖像數(shù)據(jù)的研究迫在眉睫。</p>&l

26、t;p>　　1.2 研究的目的和意義 </p><p>　　本課題的任務(wù)是為視頻視覺處理研究設(shè)計建好平臺，包括硬件接口，軟件接口和固件接口，為以后的運動圖像分析算法驗證以及芯片架構(gòu)設(shè)計打好基礎(chǔ)。根據(jù)不同算法驗證的不同要求提供合適的驗證環(huán)境，算法驗證可以選擇將圖像采集后通過UART接口送往主機進(jìn)行，也可以在圖像采集與處理平臺中用DSP驗證，或者選擇在平臺的FPGA里用硬件描述語言進(jìn)行算法驗證，然后通過VG

27、A[3]接口恢復(fù)出高質(zhì)量的視頻圖像。</p><p>　　這種設(shè)計思路提高了圖像采集，存放，處理，時序恢復(fù)及顯示的硬件架構(gòu)的通用性，運動圖像分析算法驗證的可操作性和靈活性，一定程度上加快了運動圖像分析算法的研究進(jìn)度。</p><p>　　DSP實現(xiàn)了與目前流行SDRAM、FIFO、FLASH等高速大容量存儲器的無縫連接，有些DSP甚至實現(xiàn)了與DDR、DDR2和DDR3的無縫連接，既滿足了高

28、容量存儲器的要求也實現(xiàn)了高速存儲數(shù)據(jù)的要求。采用DSP處理器，開發(fā)人員可以將更多的時間專注于圖像處理算法的研究上面和對于存儲器的管理、中斷的觸發(fā)和EDM等外設(shè)設(shè)計，也可以在程序里使用BIOS，程序設(shè)計者只需設(shè)置相應(yīng)的控制寄存器，從而避免了在源程序里編寫模塊操作存儲器。在程序里或者BIOS里設(shè)置了相應(yīng)的EDMA通道后，DSP可以在不被中斷當(dāng)前操作的情況下，處理大量數(shù)據(jù)的搬移操作，所有的數(shù)據(jù)搬移操作不需要CPU的干預(yù)便可以完成。</p

29、><p>　　FPGA是現(xiàn)場可編程門陣列，n輸入的查找表、多路復(fù)用器和存儲數(shù)據(jù)的觸發(fā)器是FPGA的基本單元。可以將適當(dāng)?shù)臄?shù)據(jù)放入查找表中，可以通過讀取查找表中的數(shù)據(jù)實現(xiàn)輸入的邏輯操作；數(shù)據(jù)觸發(fā)器可以存儲數(shù)據(jù)，例如有限狀態(tài)機的狀態(tài)等信息；多路復(fù)用器可以通過選擇不同的輸入信號的組合，將查找表和數(shù)據(jù)觸發(fā)器用可編程的布線資源連接起來，實現(xiàn)不同的組合邏輯電路和時序邏輯電路。所以FPGA非常適合復(fù)雜邏輯電路并可以實現(xiàn)高速算法。另

30、外，可以在可編程邏輯器件上構(gòu)建片上可編程系統(tǒng)(SOPC),利用SOPC可以方便的擴展片外SDRAM、FLASH、DDR[4]等外設(shè)，并且可以使用IO、定時器、中斷、UART，DMA等功能。由于在FPGA的SOPC核上實現(xiàn)單片機或者DSP具有的某些功能，從而在單片F(xiàn)PGA上既能實現(xiàn)算法功能又能實現(xiàn)控制功能，這種系統(tǒng)在實現(xiàn)電路功能的前提下，大大簡化了系統(tǒng)的復(fù)雜性。</p><p>　　1.3 課題研究的主要內(nèi)容及重點

31、</p><p>　　本課題研究的重點是以DSP和FPGA為核心，開發(fā)出適合計算機視覺系統(tǒng)采集，傳輸，處理及顯示的硬件設(shè)計系統(tǒng)，并采用簡單的算法驗證硬件平臺的合理性，實時性以及通用性。</p><p>　　1）主要的工作內(nèi)容如下：</p><p>　　a. 視頻信號采集，解碼及存放硬件電路設(shè)計</p><p>　　b. DSP視頻信號處理的核

32、心電路設(shè)計</p><p>　　c. FPGA為核心的時序邏輯產(chǎn)生電路設(shè)計</p><p>　　d. 編碼電路及VGA視頻輸出電路設(shè)計</p><p>　　e. 軟件設(shè)計：包括系統(tǒng)軟件實現(xiàn)的總體方案、對存儲器的讀寫控制時序、UART通信初始化程序設(shè)計，I2C總線配置，F(xiàn)PGA配置模式。</p><p>　　2）本課題研究的重點：</p&

33、gt;<p>　　a. 整個圖像處理的硬件系統(tǒng)設(shè)計；b. 系統(tǒng)的軟件總體設(shè)計</p><p>　　2 系統(tǒng)總體設(shè)計方案</p><p>　　2.1 系統(tǒng)硬件原理框圖設(shè)計</p><p>　　隨著圖像處理和視頻技術(shù)被越來越多的研究人員關(guān)注，各種功能不同的處理系統(tǒng)陸續(xù)被設(shè)計人員開發(fā)出來。但是采用純硬件電路采樣并存放圖像數(shù)據(jù)的圖像處理系統(tǒng)目前還不是很普遍?；?/p>

34、于以上的考慮，我們設(shè)計了一種純硬件電路的圖像采集、存放，通過DSP實時處理，再由FPGA產(chǎn)生時序邏輯恢復(fù)出原始圖像，通過VGA視頻圖像接口送CRT(陰極射線顯像管)顯示。本設(shè)計系統(tǒng)的硬件功能框圖如圖2-1所示:</p><p>　　圖2-1系統(tǒng)的硬件功能框圖</p><p>　　Fig. 2-1 Block diagram of hardware system</p><

35、;p>　　2.2 系統(tǒng)主要工作模塊劃分及工作流程</p><p>　　2.2.1 模塊劃分 </p><p>　　本圖像采集系統(tǒng)硬件電路主要包括4部分：</p><p>　　1）圖像采集電路模塊 </p><p>　　本模塊包括CCD圖像傳感器(采用sony公司的V220)，視頻A/D處理芯片(采用Philips公司的SAA7115芯片

36、)，總線收發(fā)器(采用TI公司SN74LVC245A)組成。</p><p>　　DSP數(shù)據(jù)處理功能模塊 </p><p>　　本模塊電路是硬件系統(tǒng)的核心，DSP采用TI公司的TMS320VC5501。本模塊主要包括DSP外圍電路:電源電路，時鐘電路(20MHz晶振)，外掛Flash芯片(采用AMD公司的Flash芯片AM29LV033C-90EI)， I2C總線接口的串行E2PROM(采用

37、CATALYST公司的CAT24WC128)，UART串行接口(采用Maxim公司的MAX3232E)，靜態(tài)雙口RAM(選用IDT公司的IDT70V09L15PF)和總線控制器(采用TI公司SN74LVC245A)。</p><p>　　3）FPGA時序邏輯功能及圖像編碼和VGA輸出模塊</p><p>　　本硬件模塊的FPGA芯片選用Xilinx公司的Spartan-3E系列FPGA芯片

38、 XC3S100E-4TQ144C。包括FPGA的外圍電路：JTAG接口，電源電路，SPI PROM(采用ST公司M25P16VME)；視頻D/A處理芯片(Philips公司SAA7105H) ；總線開關(guān)(選用TI公司SN74LVC245A)三個部分。</p><p>　　4）電源電路和復(fù)位電路</p><p>　　電源電路：包括DSP電源，F(xiàn)PGA電源，其他IC電源（均采用3. 3VIC

39、），攝像頭電源。</p><p>　　DSP電源（IO口3. 3V電壓，內(nèi)核電壓1. 26V）選用TI公司雙電壓，獨立可控，一路可調(diào)的線性電源芯片TPS73HD301PWPR。</p><p>　　FPGA電源（bank電壓3. 3V，內(nèi)核電壓1.2V，輔助電壓2.5V）采用TI公司專門為Xilinx公司Spartan-3E系列提供的集成三路電源管理IC：TPS75003。其他IC電源均為

40、3. 3V，采用AMS公司低壓差電源芯片AMS1117系列。攝像頭電源由原裝廠家的變壓器供電。</p><p>　　復(fù)位電路：采用TI公司的三電壓監(jiān)控，帶手動復(fù)位輸入和復(fù)位輸出的復(fù)位芯片TPS3307-25。</p><p>　　2.2.2 系統(tǒng)工作流程</p><p>　　系統(tǒng)工作的時候，經(jīng)過CCD[5]圖像傳感器采集復(fù)合視頻信號，經(jīng)過視頻A/D處理器(SAA71

41、15)轉(zhuǎn)換成8 bit的數(shù)字信號，通過DMA方式存放在雙口RAM中，該處理器同時還輸出像素時鐘信號(PCLK)，場同步(CS)、行同步(HS)、奇偶場(OE)、復(fù)合消隱信號(BLANK)。</p><p>　　數(shù)字信號處理器DSP (TMS320VC5501)是本處理器的核心部分，其功能是完成整個系統(tǒng)的圖像預(yù)處理、圖像融合算法、色空間映射以及數(shù)據(jù)流存儲時序控制等功能。經(jīng)過DSP處理后輸出8 bit的數(shù)字視頻信號以

42、及像素時鐘信號(PCLK)、場同步(CS)、行同步(HS)，一起送FPGA產(chǎn)生視頻信號的時序邏輯，然后送視頻D/A處理器(SAA7105H )，最后通過VGA視頻接口輸出。</p><p>　　閃存FLASH用于存儲DSP程序，在系統(tǒng)上電初始化的時候?qū)⒊绦蚣虞d到DSP中運行。靜態(tài)雙口RAM用于存儲圖像數(shù)據(jù)的，圖像數(shù)據(jù)的讀寫控制時序通過DSP來實現(xiàn)，SDRAM與DSP進(jìn)行數(shù)據(jù)流交換。視頻D/A處理器(SAA7105

43、H)將FPGA輸出的數(shù)字視頻信號、像素時鐘、行場同步信號合成為彩色全電視信號然后通過VGA輸出。</p><p>　　3 圖像采集電路設(shè)計</p><p>　　圖像是一種信息，數(shù)字圖像處理是指利用計算機或其他數(shù)字設(shè)備對圖像信息進(jìn)行各種加工和處理。它是一門新興的應(yīng)用學(xué)科，其發(fā)展速度異常迅速，應(yīng)用領(lǐng)域極為廣泛。數(shù)字</p><p>　　圖像處理的早期應(yīng)用是對宇宙飛船發(fā)回

44、的圖像所進(jìn)行的各種處理。到了70年代，圖像處理技術(shù)的應(yīng)用迅速從宇航領(lǐng)域擴展到生物醫(yī)學(xué)、信息科學(xué)、資源環(huán)境科學(xué)、天文學(xué)、物理學(xué)、工業(yè)、農(nóng)業(yè)、國防、教育、藝術(shù)等各個領(lǐng)域與行業(yè)，對經(jīng)濟、軍事、文化及人們</p><p>　　日常生活產(chǎn)生重大的影響。</p><p>　　3.1 數(shù)字圖像基礎(chǔ)知識</p><p>　　圖像處理的方法有模擬和數(shù)字式兩種。由于數(shù)字計算技術(shù)的迅猛發(fā)

45、展，數(shù)字圖像處理技術(shù)得到了廣泛的應(yīng)用。數(shù)字圖像具有處理精度高，再現(xiàn)性好，易于控制處理效果，圖像處理技術(shù)綜合性強等優(yōu)點，但同時數(shù)字圖像數(shù)據(jù)量龐大，需要圖像處理設(shè)備具有足夠的處理能力和存儲傳輸能力。</p><p>　　根據(jù)色度學(xué)理論，圖像有灰度圖像和彩色圖像之分。灰度圖像的像素值是光強，即二維空間變量的函數(shù)f（x，y）。如果把灰度值看成是二維空間變量和光譜變量的函數(shù)f（x，y，λ），即多光譜圖像，也就是通常所說的彩

46、色圖像。</p><p>　　彩色圖像是多光譜圖像的一種特殊情況，對應(yīng)于人類視覺的三基色即紅、綠、藍(lán)三個波段，是對人眼的光譜量化性質(zhì)的近似。三基色模型是建立圖像成像、顯示、打印等設(shè)備的基礎(chǔ)，具有十分重要的作用。彩色空間有多種不同的表示形式，常用的有三基色模型（RGB）：紅、綠、藍(lán)；Hsl模型：色調(diào)、飽和度、亮度。美國國家電視系統(tǒng)委員會（TSC）定義了用光亮度和色度傳送信號的格式Y(jié)IQ，其中Y代表亮度信息，I，Q為

47、色度值；歐洲定義TPAL（PhaseAltematingLine逐行倒相）標(biāo)準(zhǔn)，使用 YUV格式。YUV格式與YIQ格式類似，差別僅在于空間上多一個330度的旋轉(zhuǎn)。與YUV彩色空間具有數(shù)字等價性的YCBC（彩色空間）是以演播室質(zhì)量標(biāo)準(zhǔn)為目標(biāo)的CCIR601編碼方案中采用的彩色表示模型，CB與U分量對應(yīng)，而C與V分量對應(yīng)。在該編碼方案中，亮度信號與色度信號的采樣比率為4：2：2，這是因為人眼對色度信號的變化沒有對亮度信號的變化來得敏感。&

48、lt;/p><p>　　3.1.1 彩色圖像空間模型的空間變換</p><p>　　1） YUV與RGB彩色空間變換</p><p>　　在考慮人的視覺系統(tǒng)和陰極射線管(CRT)的非線性特性之后，RGB和YUV的對應(yīng)關(guān)系可以近似地用下面的矩陣表示：</p><p>　　(3-1) </p><p>　　

49、2）YCRCB與RGB彩色空間變換</p><p>　　數(shù)字域中的彩色空間變換與模擬域的彩色空間變換不同。它們的分量使用Y，CR和CB來表示，與RGB空間的轉(zhuǎn)換矩陣如下:</p><p>　　(3-2) </p><p>　　3）圖像處理的技術(shù)指標(biāo)</p><p>　　在設(shè)計系統(tǒng)之前，我們需要給系統(tǒng)所能達(dá)到

50、的預(yù)期的技術(shù)指標(biāo)，也就是設(shè)計者的設(shè)計目標(biāo)。對于圖像采集與處理系統(tǒng)，主要有以下一些技術(shù)指標(biāo):圖像分辨率、圖像的位深度、對比度、灰度分辨率、圖像格式和采集速度。</p><p>　　圖像分辨率指圖像中存儲的信息量。如我們常見的352×288、1024×768表示每英寸上圖像水平和垂直兩個方向上的像數(shù)數(shù)目相乘。圖像的位深度或分辨率是用來衡量每個像數(shù)存儲信息的位數(shù)，這種分辨率決定可以標(biāo)記為多少種色彩等

51、級的可能性。常見的有8位，16位，24位和32位。這里的“位”就是2的平方次數(shù)，8位就是2的8次方等于256，即表示色彩等級為256級。</p><p>　　3.2 數(shù)字圖像傳感器V220</p><p>　　本設(shè)計系統(tǒng)的CCD圖像采集器件采用SONY公司的V220彩色攝像機。該攝像機是可用于平面的/傾斜的/可變焦控制的DSP彩色攝像機，并具有高級的DSP圖像失真控制功能。它的主要性能如下

52、:</p><p>　　a.信號格式：PAL；掃描方式：2：1隔行掃描；</p><p>　　b.攝像傳感器：1/4英寸固態(tài)物體攝像傳感器；</p><p>　　c.有效像素：752（H）X 582（V）；</p><p>　　d.復(fù)合視頻輸出：峰峰值1. 0V；75歐，非平衡；</p><p>　　e.具有可分離Y/

53、C電視信號輸出終端；</p><p>　　3.3 視頻解碼器SAA7115及I2C控制電路</p><p>　　SAA7115是一種視頻解碼芯片，它可以輸入6路模擬視頻信號，通過內(nèi)部寄存器的不</p><p>　　同配置可以對6路輸入進(jìn)行轉(zhuǎn)換，輸出8位“VPO”總線，YUV 4：2：2格式。SAA7115的管腳說明如下圖所示： </p><p&g

54、t;　　表3-1 SAA7115管腳功能特性</p><p>　　Table 3-1 SAA7115 Pin function property</p><p>　　SAA7115[6]的模擬與數(shù)字部分均采用+3. 3V電源，數(shù)字I/0接口可兼容+5V,正常工作時功耗0. 4W，空閑時為0. 07W。SAA7115需外接 24. 576MHz晶體或(32. 11MHz晶振)，內(nèi)部有鎖相環(huán)(

55、PLL)，可輸出27MHz的系統(tǒng)時鐘和13. 5MHz的像素時鐘。</p><p>　　3.3.1 采集解碼電路</p><p>　　采集解碼電路如圖3-1所示：</p><p>　　圖3-1 采集解碼電路</p><p>　　Fig.3-1 Acquisition and decoding circuit</p><p&

56、gt;　　3.3.2 I2C控制電路</p><p>　　TMS320VC5501中的I2C模塊時鐘頻率為7MHz ~12MHz，支持任何主從I2C兼容設(shè)備。圖3-2為本論文涉及的多I2C模塊的連接圖：</p><p>　　圖3-2 I2C控制電路</p><p>　　Fig.3-2 I2C control circuit </p><p>

57、　　4 DSP和FPGA為核心的電路設(shè)計</p><p>　　4.1 可編程邏輯器件FPGA及DSP處理器概述</p><p>　　DSP是數(shù)字信號處理(Digital Signal Processing)或數(shù)字信號處理器(Digital signal processor)的縮寫。數(shù)字信號處理是一門涉及許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域的新興學(xué)科。</p><p>　　

58、數(shù)字信號處理器是把信號用數(shù)字的形式表示出來，利用計算機或信號處理設(shè)備，對信號進(jìn)行采集，變換，濾波，壓縮，增強，識別等處理，以提取有用的成分和形式。隨著計算機，微電子和通信技術(shù)的發(fā)展，數(shù)字信號處理理論和技術(shù)得到迅速發(fā)展和不斷完善，特別是在過去20多年里，在工業(yè)控制，生活消費中應(yīng)用日益廣泛。</p><p>　　DSPs(即數(shù)字信號處理器)是一種專用于數(shù)字信號處理的可編程芯片。它的主要特點是：</p>

59、<p>　　a.高度的實時性，運行時間可以預(yù)測</p><p>　　b.Harvard休系結(jié)構(gòu)，指令和數(shù)據(jù)總線分開(有別于馮·諾依曼結(jié)構(gòu))</p><p>　　c.RISC指令集，指令時間可以預(yù)測</p><p>　　d.特殊的體系結(jié)構(gòu)，適合于運算密集的應(yīng)用場合</p><p>　　e.內(nèi)部硬件乘法器，乘法運算時間短、速度

60、快</p><p>　　f.高度的集成性，帶有多種存儲器接口和I/0互聯(lián)接口</p><p>　　g.普遍帶有DMA通道控制器，保證數(shù)據(jù)傳輸和計算處理并行工作</p><p>　　h.低功耗，適合嵌入式系統(tǒng)應(yīng)用。</p><p>　　FPGA（XC3S100E-4TQ144C）[7]是采用先進(jìn)的90nm制造工藝技術(shù)。包含5個系列:XC3Sl0

61、0E，XC3S250E，XC3S500E，XC3S1200E，XC3S1600E。Spartan-3E是在早期的Spartan-3系列的基礎(chǔ)上發(fā)展而來，器件密度范圍為10萬到160萬系統(tǒng)門，其單位邏輯單元的成本是FPGA行業(yè)中最低的。</p><p>　　Spartan-3E器件在業(yè)界第一個突破了2美元的10萬系統(tǒng)門售價和10美元的100多萬系統(tǒng)門售價的極限。并且它的可編程能力允許升級而無需更換硬件設(shè)備。Spar

62、tan-3E系列致力于降低器件成本和總體系統(tǒng)成本。例如，Spartan-3E系列能夠以標(biāo)準(zhǔn)產(chǎn)品價格實現(xiàn)微處理器、微控制器和數(shù)字信號處理器功能，包括實際成本為0.48美元的32位MicroBlaze嵌入式處理器、不到0.10美元的8位PicoBlaze嵌入式處理器以及不到1美元的DSP性價比。</p><p>　　Spartan-3E器件支持18種通用I/0標(biāo)準(zhǔn)，包括PCI 64/66， PCI-X 100，RSD

63、S和mini-LVDS，以及普通DDR存儲接口。這些內(nèi)建的平臺特性減少了對其它分立器件的需求，從而可降低總體系統(tǒng)成本并簡化設(shè)計。Spartan-3E系列還通過支持采用串行(SPI)和字節(jié)寬并行閃存進(jìn)行器件配置以及Xilinx Platform Flash解決方案來降低系統(tǒng)成本。</p><p>　　XC3 S 100E-4TQ 144C主要特點如下：</p><p>　　1）低成本，高性能

64、90納米工藝技術(shù)。</p><p>　　2）LVCMOS，LVTTL，HSTL，和SSTLsingle-ended信號標(biāo)準(zhǔn)；I/O口數(shù)據(jù)數(shù)據(jù)傳送率可達(dá)622Mb/s；Bank電壓VCCO=3.3V；內(nèi)核電壓VCCINT=1. 2V；輔助電壓VCCAUX=2.5V。</p><p>　　3）豐富，靈活的邏輯資源：2160個邏輯單元，包括可選移位寄存器或分布式RAM；IEEE1149.1/15

65、32 JTAG端口；2個數(shù)字時鐘管理器(DCM)，頻率范圍5M~300MHz；內(nèi)含嵌入式系統(tǒng)模塊,并可實現(xiàn)多種存儲器功能，其中包括先進(jìn)先出存儲功能(FIFO)、雙口RAM、CAM(內(nèi)容可尋址存儲器)；支持高速外部存儲器，包括DDR SDRAM以及ZBTSRAM。</p><p>　　4） 工業(yè)標(biāo)準(zhǔn)PROMs配置接口：SPI串行Flash PROMs；并行NOR Flash PROMs；帶JTAG接口的Xilinx

66、 Platform Flash。</p><p>　　5）帶有4個鎖相環(huán)電路，可提供時鐘鎖定、時鐘管理和時鐘移位功能，可以降低時鐘的延遲和抖動，并可提供時鐘的1倍至60倍的倍頻與1到256的分頻，可編程時鐘相位和延遲相移。</p><p>　　6）具有強大的FO功能，與PCISIG局部總線標(biāo)準(zhǔn)外設(shè)兼容，支持低壓差分信號(LVDS)，LVTTL， LVCMOS。</p><

67、;p>　　4.2 DSP外圍電路設(shè)計</p><p>　　本系統(tǒng)采用的核心DSP處理器芯片型號為TMS320VC5501 PGF[8]，是TI公司推出的新一代高性能，低功耗(功耗低于200mW )，主頻30MHz雙乘一加單元定點數(shù)字信號處理器芯片，176腳的PQFP封裝形式，同BGA封裝形式相比具有易于焊接和測試的特點。TMS320VC5501，主要特性如下：</p><p>　　a

68、. 高性能，低功耗定點16位TMS320C55X系列DS： 300MHz時鐘頻率，3.33ns指令周期；16KByte指令緩存緩沖單元(I-Cache)；每周期可同時執(zhí)行讀寫兩次指令；2個算術(shù)邏輯(ALU)單元。</p><p>　　b. 6條總線：1條程序總線；3條內(nèi)部數(shù)據(jù)讀總線；2條內(nèi)部數(shù)據(jù)寫總線</p><p>　　c. 片上存儲器：16Kx16Bit片上DARAM；16Kx16Bi

69、t的片上ROM</p><p>　　d. 8Mx 16Bit擴展空間，提供無縫連接的EMIF接口，外接存儲器類型為：SARAM；異步EPROM；SDRAM；SBRAM[9]</p><p>　　e. 片上外設(shè)：6個通道DMA控制器；兩個McBSPs(多通道緩沖串口)；可編程模擬鎖相環(huán)時鐘發(fā)生器(APLL)；8個GPIO管腳和1個輸出標(biāo)志引腳(XF)； 1個I2C接口和1個UART接口，1個

70、8位HPI接口，4個64位定時器；2個通用定時器；1個看門狗定時器；1個DSP/BIOS計數(shù)器。</p><p>　　f. 3.3V的I/0口電壓，1.26V的內(nèi)核電壓</p><p>　　4.2.1 DSP外部數(shù)據(jù)存儲器和外部程序存儲器設(shè)計</p><p>　　1）DSP外部數(shù)據(jù)存儲器電路設(shè)計</p><p>　　IDT70V09L15P[

71、]芯片主要功能引腳定義如表4-1所示：</p><p>　　表4-1 IDT70V09L15P芯片的管腳定義說明表</p><p>　　Table 4-1 IDT70V09L15P chip Pin definition instructionstable</p><p>　　本設(shè)計系統(tǒng)選擇的外部存儲器為IDT公司的雙口靜態(tài)RAM芯片：IDT70V09L15P.

72、該雙口芯片的左端口用于前端數(shù)據(jù)存放使用，右端口用于DSP和FPGA調(diào)用，為了不至于總線沖突，采用總線收發(fā)器SN74LVC245A切換總線。</p><p>　　2）DSP和IDT70V09L15P[10][11]之間的電路連接如圖4-1所示：</p><p>　　圖4-1 DSP和SDRAM的硬件整體連接</p><p>　　Fig.4-1 DSP and SDRA

73、M hardware connection</p><p>　　3）DSP外部程序存儲器FLASH接口電路設(shè)計 </p><p>　　TMS320VC5501程序地址總線為20位(A2~ A21）；數(shù)據(jù)總線位32位( DO~ D31)。本設(shè)計系統(tǒng)選用的FLASH芯片AM29LV033，此芯片地址總線為22位，數(shù)據(jù)總線為8位。</p><p>　　a.程序存儲器的三

74、種工作方式</p><p>　　讀操作：因為ROM內(nèi)容不能改寫，所以程序存儲器只能進(jìn)行讀操作。如果存儲器的片選線和允許輸出控制線同時有效時，地址線選中的存儲單元的內(nèi)容就出現(xiàn)在數(shù)據(jù)總線上。</p><p>　　維持操作：一旦片選控制線無效，存儲器處于維持狀態(tài)。此時芯片的地址和數(shù)據(jù)總線為高阻狀態(tài)，存儲器不占用地址和數(shù)據(jù)總線。</p><p>　　編程操作：在編程電源端加

75、上規(guī)定的電壓，片選端和讀允許端加入要求的電平，通過寫入工具就可以將數(shù)據(jù)固化到ROM中。</p><p>　　b.程序存儲器的擴展</p><p>　　設(shè)計程序存儲器擴展電路時，應(yīng)注意的幾點原則如下：</p><p>　　根據(jù)系統(tǒng)容量選擇存儲芯片容量。盡量選大容量芯片，以減少芯片的組合數(shù)量，提高系統(tǒng)的抗干擾能力及系統(tǒng)的性能性價比。</p><p&g

76、t;　　參數(shù)選擇：根據(jù)CPU工作頻率，選取最大讀取時間，電源容差，工作溫度等主要參數(shù)的程序存儲器的型號。</p><p>　　兼容問題：選擇邏輯控制芯片，以滿足程序擴展與數(shù)據(jù)擴展，IO口擴展的兼容問題。</p><p>　　c.擴展Flash芯片AM29LU033C管腳功能</p><p>　　本設(shè)計系統(tǒng)DSP采用TI公司TMS320VC5501芯片， FLASH_

77、ROM選用AMD公司AM29LV033C。AM29LV033是4MBits的Flash_ ROM，共有22根地址總線和8位數(shù)據(jù)總線，本設(shè)計中只使用了其中的20位地址線AO~A19，即1M位的存儲空間。其中Flash芯片采用TS S OP-40封裝形式。其主要功能引腳定義如表4-2所示：</p><p>　　表4-2 AM29LV033C管腳功能</p><p>　　Table 4-2 AM

78、29LV033C pin function</p><p>　　4）DSP和AM29LV033C的硬件電路圖如圖4-2所示</p><p>　　4.2.2 DSP時鐘電路設(shè)計</p><p>　　TMS320VC5501芯片的工作時鐘源通過外部管腳X2/CLKIIN和X1供給內(nèi)部內(nèi)部的振蕩器和數(shù)字鎖相環(huán)，通過倍頻和分頻系數(shù)產(chǎn)生DSP核及其相關(guān)模塊外部接口的時鐘。輸入

79、脈沖的工作模式主要是靠外部管腳GPI04[13]引腳來定義：GPI04=0由外部時鐘和內(nèi)部振蕩電路一起產(chǎn)生系統(tǒng)工作頻率。GPI04=1則關(guān)閉內(nèi)部振蕩器，由外部時鐘源作為內(nèi)部時鐘電路輸入端。常用的兩種時鐘發(fā)生電路：一是有源晶振電路，二是無源晶振電路。本設(shè)計系統(tǒng)采用圖4-3 所示無源晶振電路。</p><p>　　圖4-2 DSP和AM29LV033C的硬件電路連接</p><p>　　Fig

80、.4-2 The hardware circuit connection of DSP and AM29LV033C </p><p>　　圖4-3 無源晶振電路</p><p>　　Fig.4-3 Crystal oscillator circuit of passive </p><p>　　4.2.3 UART接口設(shè)計</p><p>

81、　　在數(shù)據(jù)通訊、計算機網(wǎng)絡(luò)以及分布式工業(yè)控制系統(tǒng)中，經(jīng)常采用串行通信來交換數(shù)據(jù)信息。1969年，美國電子工業(yè)協(xié)會(EIA)將RS-232C(簡稱RS-232)定為串行通信接口的電器標(biāo)準(zhǔn)，該標(biāo)準(zhǔn)定義了數(shù)據(jù)終端設(shè)備(DTE)和數(shù)據(jù)通信設(shè)備(DCE)[14][15]間按位串行傳輸?shù)慕涌谛畔?，合理安排了接口的電器信號和機械要求，適合于數(shù)據(jù)傳輸速率在0~20000bit/s范圍內(nèi)的通信。</p><p>　　最為簡單且常用

82、的RS-232連接方法是三線連接法，即地、接收數(shù)據(jù)和發(fā)送數(shù)據(jù)三腳相連。在電器特性方面標(biāo)準(zhǔn)RS-232接口的規(guī)定是：對于數(shù)據(jù)傳輸線RxD和TxD，邏輯“1”對應(yīng)的電平是-15V~-3V，邏輯“0”對應(yīng)的電平是+3V~ +15V。</p><p>　　1）UART的通訊協(xié)議</p><p>　　在串行通信中，用“波特率”來描述數(shù)據(jù)的傳輸速率。所謂波特率，即每秒鐘傳送的二進(jìn)制位數(shù)，其單位為bit

83、/s(bit per second)，它是衡量傳輸串行數(shù)據(jù)速度快慢的重要指標(biāo)。</p><p>　　串行總線在空閑時候保持邏輯“1”狀態(tài)(即串行連接線上的電平為-15V~ -3V)，當(dāng)需要傳送一個字符時，首先會發(fā)送一個邏輯“0”的起始位，表示開始發(fā)送數(shù)據(jù)；之后就逐個發(fā)送數(shù)據(jù)位、奇偶校驗位和停止位(邏輯為“1”)。</p><p>　　本系統(tǒng)實際電路設(shè)計如圖4-4所示</p>

84、<p>　　MAX3232CSE[16]可以將串口設(shè)備需要發(fā)送的TTL/CMOS邏輯電平轉(zhuǎn)換成RS-232電平，同時也可以將要接收的RS-232邏輯電平轉(zhuǎn)換成TTL/CMOS電平。</p><p>　　圖4-4 UART接口設(shè)計</p><p>　　Fig.4-4 The design of UART interface</p><p>　　MAX3232

85、CSE中11管腳和10管腳是TTL/CMOS電平輸入，對應(yīng)14管腳和7管腳的RS-232電平輸出，它們一般連接RS-232的RxD上；12管腳和9管腳是TTL/CMOS電平輸出，對應(yīng)13管腳和8管腳的RS-232電平輸入，它們一般接到RS-232的TxD上。</p><p>　　4.3 以FPGA為核心的電路設(shè)計</p><p>　　FPGA(Field programmable Gate

86、s Array現(xiàn)場可編程門陣列)和CPLD(Complex Programmable Logic Device復(fù)雜可編程邏輯器件)屬于高容量的可編程邏輯器件，是在PAL，GAL等簡單PLD的基礎(chǔ)之上發(fā)展起來的。同PAL，GAL等比較，F(xiàn)PGA/CPLD[17][18]的規(guī)模較大，適合于時序、組合等邏輯電路的應(yīng)用場合，可以替代幾十甚至上百塊通用IC芯片。這種芯片具有可編程和實現(xiàn)方案容易改動的特點。由于芯片內(nèi)部硬件連接關(guān)系的描述可以存放在R

87、OM,PROM或EPROM中，因而在可編程門陣列芯片及其外圍電路保持不動的情況下，換一塊EPROM芯片就能實現(xiàn)新的功能。因此當(dāng)FPGA/CPLD芯片及其開發(fā)系統(tǒng)一問世，就在數(shù)字系統(tǒng)設(shè)計領(lǐng)域占據(jù)了重要地位。</p><p>　　FPGA的結(jié)構(gòu)類似于掩膜可編程門陣列(MPGA)，是由掩膜可編程門陣列和可編程邏輯器件兩者特性結(jié)合演變而來的，既具有門陣列的高密度和通用性，又有可編程邏輯器件的用戶可編程特性。對于ASIC設(shè)

88、計，采用FPGA在實現(xiàn)小型化、集成化和高可靠性的同時，還減少了風(fēng)險，降低了成本，縮短了周期。而且FPGA比CPLD更適合于實現(xiàn)多級的邏輯功能。</p><p>　　FPGA設(shè)計流程大致一樣，具體設(shè)計步驟如下：</p><p>　　第一步：按照“自頂向下”的設(shè)計方法進(jìn)行系統(tǒng)劃分。</p><p>　　第二步：利用verilog語言或采用圖形輸入方式生成設(shè)計的源代碼。&

89、lt;/p><p>　　第三步：編譯源代碼，使之成為機器能識別的表達(dá)式。并進(jìn)行代碼級的功能仿真，</p><p>　　主要是檢驗系統(tǒng)功能設(shè)計的正確性。</p><p>　　第四步：對Verilog源代碼進(jìn)行綜合優(yōu)化處理，生成門級描述的網(wǎng)表文件。</p><p>　　第五步：利用適配器將網(wǎng)表文件針對綜合時確定的目標(biāo)器件進(jìn)行邏輯映射操作，包括底層器件

90、配置、邏輯分割、邏輯優(yōu)化和布局布線。根據(jù)適配后的仿真模型，進(jìn)行適配后的門級仿真。</p><p>　　第六步：將適配器產(chǎn)生的器件編程文件通過編程器載入到目標(biāo)芯片F(xiàn)PGA中。</p><p>　　4.3.1 XC3S100E-4TQ144C管腳功能特性</p><p>　　本設(shè)計系統(tǒng)中采用TQFP封裝形式，在BPI配置模式下僅支持20位地址輸出。</p>

91、<p>　　XC3S100E-4TQ144C的管腳功能如表4-3所示</p><p>　　表4-3 XC3S100E-4TQ144C管腳功能說明</p><p>　　Table 4-3 XC3S100E-4TQ144C pin description</p><p>　　4.3.2 FPGA外圍電路設(shè)計</p><p>　　FPG

92、A外圍電路以及和SDRAM的連接如圖4-5所示</p><p>　　1）Flash（M25P16）芯片的功能特性</p><p>　　ST公司16MBit的FlashMemory，最大50MHz時鐘比率；一次能編程256Bytes；內(nèi)部32塊，每塊256頁，每頁256字節(jié)。內(nèi)部塊擦除時間0. 6S，整個內(nèi)存擦除時間13S。</p><p>　　2）FPGA與SAA7

93、105的電路設(shè)計</p><p>　　SAA7105H是一個先進(jìn)的圖像編碼芯片，和SAA7115配對使用，能夠轉(zhuǎn)換圖形數(shù)據(jù)，PAL制式(50Hz)或NTSC制式(60Hz)下的最大1280×1024像素的視頻信號轉(zhuǎn)換成CVBS或S視頻輸出到TV上顯示。</p><p>　　SAA7105H[19][20]采樣率為27MHz，三個DAC：CVBS ( BLUE，CB)；VBS (G

94、REEN，CVBS)；C (RED，CR)；支持硬件指針，可編程的5-line反梳狀濾波，快速I2C總線控制端口(400KHz )；可編程控制水平和垂直輸入同步相位；把亮度和色彩差分信號(CB-Y-CR)或數(shù)字RGB信號編碼成模擬CVBS，S-Video和可選的RGB或CR-Y-CB信號；支持通用的16Bits 4：2：2 CB-Y-CR和RGB，以及CBYCR輸入格式。FPGA與SAA7105H的電路圖如圖4-6所示。</p&g

95、t;<p>　　圖4-5 外圍電路以及和SDRAM的連接</p><p>　　Fig.4-5 Peripheral circuit and SDRAM connected</p><p>　　圖4-6 FPGA與SAA7105H的連接</p><p>　　Fig.4-6 The Connection of FPGA and SAA7105H</p

96、><p>　　4.4 VGA信號工作原理</p><p>　　編碼芯片SAA7105H通過串聯(lián)電阻直接驅(qū)動5個VGA信號。每個顏色信號串一個電阻，顏色信號分別是VGA RED，VGA BLUE，VGA GREEN。每個電阻與終端的75歐電纜電阻相結(jié)合，確保顏色信號保持在VGA規(guī)定的0V~0.7V之間。 </p><p>　　顯示器通過光柵掃描的方式，電子束在顯示屏幕

97、上有規(guī)律地從左到右、從上到下掃描。在掃描過程中，受行同步信號控制，逐點往右掃，完成一行掃描的時間倒數(shù)為行頻；同時又在行同步脈沖期內(nèi)回到屏幕的左端，從上往下形成一幀，在垂直方向上受場同步信號控制，完成一幀的時間倒數(shù)為場頻。圖像的顯示過程（即為在電子束掃描過程中）將地址與</p><p>　　圖像的像素依次對應(yīng)，每一個被尋址的像素只獲得其自身的控制信息，而與周圍的像素不發(fā)生干擾，從而可以顯示穩(wěn)定的圖像。</p&

98、gt;<p>　　通過VGA RED，VGA BLUE，VGA GREEN置高或低來產(chǎn)生8種顏色，如表4-4所示：</p><p>　　表4-4 輸出顏色配置說明表</p><p>　　Table 4-4 Output color configuration diagram</p><p>　　VGA信號[21]的時序由視頻電氣標(biāo)準(zhǔn)委員會(VESA)規(guī)

99、定，圖4-7說明了每個時序的聯(lián)系。同步脈沖的時序?qū)挾?TPW)和前后門拱的間隔（TFP和TBP)基于觀察多種VGA的顯示屏的結(jié)果。前后門拱的間隔是前后同步脈沖時間，在這些時段信息不能顯示。VGA時序圖如圖4-7所示：</p><p>　　圖4-7 VGA時序</p><p>　　Fig.4-7 VGA sequence</p><p>　　本設(shè)計系統(tǒng)的視頻輸出通過D

100、B15連接器(如圖4-8所示)輸出一個VGA信號送CRT顯示。</p><p>　　圖4-8 DB15連接器</p><p>　　Fig.4-8 DB15 connector</p><p>　　視頻信號的鏈接如圖4-9所示：</p><p>　　圖4-9 視頻信號的鏈接</p><p>　　Fig.4-9 The L

101、ink of video signal</p><p><b>　　5 系統(tǒng)軟件設(shè)計</b></p><p>　　5.1 軟件實現(xiàn)的總體方案 </p><p>　　系統(tǒng)工作的時候，經(jīng)過CCD圖像傳感器采集復(fù)合視頻信號，經(jīng)過視頻A/D處理器(SAA7115)轉(zhuǎn)換成8 bit的數(shù)字信號。系統(tǒng)上電之后，對DSP和FPGA進(jìn)行初始化，初始化完成后由

102、數(shù)字信號處理器DSP (TMS320VC5501)通過I2C總線啟動A/D轉(zhuǎn)換，存儲到SDRAM中。然后DSP讀取SDRAM中的數(shù)據(jù)并進(jìn)行相關(guān)的處理，處理完后送FPGA產(chǎn)生視頻信號的時序邏輯，然后送視頻D/A處理器(SAA7105H )，最后通過VGA視頻接口輸出。系統(tǒng)的總體軟件流程圖如圖5-1所示：</p><p>　　圖5-1系統(tǒng)的總體軟件流程圖 </p><p>　　Fig.5-1

103、The o verall software flow chart of system</p><p>　　DSP/BIOS是一個用戶可剪裁的實時操作系統(tǒng)，主要由三部分組成：多線程實時內(nèi)核、實時分析工具、芯片支持庫。利用實時操作系統(tǒng)開發(fā)程序，可以方便快速的開發(fā)復(fù)雜的DSP程序。操作系統(tǒng)維護(hù)調(diào)度多線程的運行，只需將定制的數(shù)字信號算法作為一個線程嵌入系統(tǒng)即可；芯片支持庫幫助管理外設(shè)資源，復(fù)雜的外設(shè)寄存器初始化可以利用圖

104、形工具直接配置；實時分析工具可以幫助分析算法實時運行情況。</p><p>　　DSP/BIOS[22]以模塊化方式提供給用戶對線程、中斷、定時器、內(nèi)存資源、所有外設(shè)資源的管理能力都可以根據(jù)需要剪裁。實際應(yīng)用中需要的定制算法作為一個線程插入DSP/BIOS的調(diào)度隊列，由DSP/BIOS進(jìn)行調(diào)度。</p><p>　　將DSP/BIOS操作系統(tǒng)根據(jù)自己的需要剪裁完畢，形成配置文件，然后在此基

105、礎(chǔ)上將自定義的算法與控制程序作為線程插入任務(wù)循環(huán)。編譯載入，DSP開始執(zhí)行后，DSP首先進(jìn)行初始化，然后從main()函數(shù)跳入任務(wù)循環(huán)隊列，按照優(yōu)先級執(zhí)行隊列中的任務(wù)。DSP外部的設(shè)備(如UART，ADC等)可以通過中斷打斷任務(wù)，DSP/BIOS根據(jù)硬件中斷管理( HWI)中的設(shè)置調(diào)用相應(yīng)的中斷服務(wù)程序處理中斷。這就是DSP/BIOS開發(fā)與執(zhí)行的大致流程。</p><p>　　DSP/BIOS開發(fā)與執(zhí)行的大致軟件

106、流程設(shè)計如圖5-2所示，主要包括系統(tǒng)的初始化、輸入模塊、處理模塊和輸出模塊。</p><p>　　圖5-2 DSP/BIOS開發(fā)與執(zhí)行系統(tǒng)軟件流程圖</p><p>　　Fig.5-2 System software of DSP/BIOS development and implementation flow chart</p><p>　　5.2 DSP外部數(shù)據(jù)

107、和程序存儲器的讀寫時序</p><p>　　1） DSP芯片對SDRAM的讀寫時序圖</p><p>　　a. DSP芯片對SDRAM的讀時序如圖5-3所示：</p><p>　　圖5-3 SDRAM的讀時序</p><p>　　Fig.5-3 SDRAM read timing</p><p>　　b. DSP對SD

108、RAM的寫時序如圖5-4所示：</p><p>　　圖5-4 SDRAM的寫時序</p><p>　　Fig.5-4 SDRAM write timing</p><p>　　c. 系統(tǒng)對SDRAM的讀寫使能真值表</p><p>　　本設(shè)計系統(tǒng)對SDRAM的讀寫均采用芯片使能(CE =0有效)方式，CE0，CE1芯片</p>

109、<p>　　使能的高低條件真值表如表5-1所示：</p><p>　　表5-1采用芯片使能(CE=0有效)方式使能條件真值表</p><p>　　Table 5-1 The chip enable (CE=0) mode to the true value table</p><p>　　d. SDRAM的讀寫控制真值表：</p><p