畢業(yè)設(shè)計---ddr的pcb設(shè)計

1、<p><b>　　目 錄</b></p><p>　　DDR的PCB設(shè)計I</p><p>　　The PCB design of DDRII</p><p><b>　　第1章 緒論1</b></p><p>　　1.1 DDR的敘述1</p><p>

2、;　　1.2 DDR-DDR與SDRAM的區(qū)別1</p><p>　　1.3 DDR存儲器電氣特性驗證4</p><p>　　第2章 噪聲來源及分析8</p><p>　　2.1 反射噪聲分析和端接技術(shù)8</p><p>　　2.1.1 反射形成原因8</p><p>　　2.1.2 主抗匹配與端接方案9&

3、lt;/p><p>　　2.1.3 端接方案的仿真結(jié)果12</p><p>　　2.2串?dāng)_噪聲分析13</p><p>　　2.2.1 高速PCB板上的串?dāng)_分析模型13</p><p>　　2.2.2 高速PCB板上的串?dāng)_仿真結(jié)果13</p><p>　　2.2.3 減少高速PCB板上的串?dāng)_噪聲的措施14<

4、/p><p>　　第3章 完整性分析16</p><p>　　3.1電源完整性16</p><p>　　3.2 時序分析17</p><p>　　3.2.1公共時鐘同步的時序分析17</p><p>　　3.2.2 源同步的時序分析22</p><p><b>　　3.3 案例

5、24</b></p><p>　　第4章 布局與布線29</p><p>　　4.1 PCB的疊層（stackup）和阻抗29</p><p>　　4.2 互聯(lián)通路拓?fù)?0</p><p>　　4.3 SDRAM的布局布線32</p><p>　　4.4 DDR的布局布線33</p&

6、gt;<p>　　4.4.1 布局時應(yīng)注意35</p><p>　　4.4.2布線時應(yīng)注意35</p><p>　　4.4.3 布線要點37</p><p><b>　　4.6 供電38</b></p><p><b>　　結(jié) 束 語40</b></p><

7、;p><b>　　參考文獻(xiàn)41</b></p><p><b>　　致 謝42</b></p><p>　　附錄 數(shù)據(jù)線同組同層43</p><p><b>　　DDR的PCB設(shè)計</b></p><p>　　摘要：隨著微電子技術(shù)和計算機(jī)技術(shù)的不斷發(fā)展，DDR雙通

8、道同步動態(tài)隨機(jī)存儲器在通信系統(tǒng)中的應(yīng)用越來越顯得重要，而隨著電子產(chǎn)品的集成化，對DDR在PCB中的設(shè)計要求也越來越高。為了更好的能理解DDR，本文還與SDRAM一并做了介紹與設(shè)計。</p><p>　　本設(shè)計為基于DDR雙通道同步動態(tài)隨機(jī)存儲器的PCB設(shè)計。本文主要介紹了在對DDR的PCB設(shè)計時，所面臨的信號完整性。詳盡的闡述了影響信號完整性的反射、串?dāng)_和信號完整性中的時序分析的相關(guān)理論并提出了減小反射和串?dāng)_得有

9、效措施。對布線與布局的一些注意事項及要點也做了詳細(xì)的敘述。</p><p>　　關(guān)鍵字：反射；SDRAM；串?dāng)_；信號完整性；時序</p><p>　　The PCB design of DDR</p><p>　　Abstract: With microelectronics technology and development of computer techno

10、logy, DDR synchronous dynamic random access memory double channel in communication system, the application appears more and more important, and as the electronic product of integration of the PCB design requirements of t

11、he DDR more and more is also high. In order to better understand DDR, this paper also introduced together with SDRAM and design.</p><p>　　Based on the design of double channel DDR synchronous dynamic random

12、access memory of PCB design. This article mainly introduced in PCB design for DDR faced when the signal integrity. Detailed elaborated the influence signal integrity of the reflection and crosstalk and signal integrity o

13、f timing analysis and put forward the relevant theory of reflection and reduce crosstalk effective measures. For some of the layout and wiring matters needing attention and points to do the detailed narration.</p>

14、<p>　　Keywords：Reflex; SDRAM; Crosstalk; Signal integrity;Timing</p><p><b>　　第1章 緒論</b></p><p>　　1.1 DDR的敘述</p><p>　　雙通道同步動態(tài)隨機(jī)存儲器（雙信道同步動態(tài)隨機(jī)存取內(nèi)存)即DDR SDRAM (Double

15、 Date Rte Synchronous Dynamic Random Access Memory) 為具有雙倍數(shù)據(jù)傳輸率之SDRAM，其數(shù)據(jù)傳輸速度為系統(tǒng)頻率之兩倍，由于速度增加，其傳輸效能優(yōu)于傳統(tǒng)的SDRAM。如圖1.1：</p><p><b>　　圖1 .1 DDR</b></p><p>　　DDR是一種繼SDRAM后產(chǎn)生的 內(nèi)存技術(shù)，DDR，英文原意為“

16、Double Data Rate”，顧名思義，就是雙數(shù)據(jù)傳輸模式。之所以稱其為“雙”，也就意味著有“單”，我們?nèi)粘Ｋ褂玫腟DRAM都是“單數(shù)據(jù)傳輸模式”。DDR SDRAM最早是由三星公司于1996年提出，由日本電氣、三菱、富士通、東芝、日立、德州儀器、三星及現(xiàn)代等八家公司協(xié)議訂立的內(nèi)存規(guī)格，并得到了AMD、VIA與SiS等主要芯片組廠商的支持。 </p><p>　　DDR這種內(nèi)存的特性是在一個內(nèi)存時鐘周期中

17、，在一個方波上升沿時進(jìn)行一次操作（讀或?qū)懀?，而DDR則引用了一種新的設(shè)計，其在一個內(nèi)存時鐘周期中，在方波上升沿時進(jìn)行一次操作，在方波的下降沿時也做一次操作，之所以在一個時鐘周期中，DDR則可以完成SDRAM兩個周期才能完成的任務(wù)，所以理論上同速率的DDR內(nèi)存與SDRAM內(nèi)存相比，性能要超出一倍，可以簡單理解為100MHZ DDR=200MHZ SDRAM。</p><p>　　1.2 DDR-DDR與SDRAM的

18、區(qū)別</p><p>　　DDR SDRAM與SDRAM的不同主要體現(xiàn)在以下幾個方面:</p><p>　　1） DDR SDRAM與SDRAM一樣，在開機(jī)時也要進(jìn)行MRS，不過由于操作功能的增多，DDR SDRAM在MRS之前還多了一EMRS階段（Extended Mode Register Set，擴(kuò)展模式寄存器設(shè)置），這個擴(kuò)展模式寄存器控制著DLL的有效/禁止、輸出驅(qū)動強(qiáng)度、QFC

19、有效/無等。 由于EMRS與MRS的操作方法與SDRAM的MRS大同小異，在此就不再列出具體的模式表了，有興趣的話可查看相關(guān)的DDR內(nèi)存資料。下面我們就著重說說DDR SDRAM的新設(shè)計與新功能。 </p><p>　　差分時鐘（參見上文“DDR SDRAM讀操作時序圖”）是DDR的一個必要設(shè)計，但CK#的作用，并不能理解為第二個觸發(fā)時鐘，而是起到觸發(fā)時鐘校準(zhǔn)的作用。由于數(shù)據(jù)是在CK的上下沿觸發(fā)，造成傳輸周期縮短

20、了一半，因此必須要保證傳輸周期的穩(wěn)定以確保數(shù)據(jù)的正確傳輸，這就要求CK的上下沿間距要有精確的控制。但因為溫度、電阻性能的改變等原因，CK上下沿間距可能發(fā)生變化，此時與其反相的CK#就起到糾正的作用（CK上升快下降慢，CK# 則是上升慢下降快）。而由于上下沿觸發(fā)的原因，也使CL=1.5和2.5成為可能，并容易實現(xiàn)。 </p><p>　　2） 數(shù)據(jù)選取脈沖（DQS） </p><p>　　D

21、QS 是DDR SDRAM中的重要功能，它的功能主要用來在一個時鐘周期內(nèi)準(zhǔn)確的區(qū)分出每個傳輸周期，并便于接收方準(zhǔn)確接收數(shù)據(jù)。每一顆芯片都有一個DQS信號線，它是雙向的，在寫入時它用來傳送由北橋發(fā)來的DQS信號，讀取時，則由芯片生成DQS向北橋發(fā)送。完全可以說，它就是數(shù)據(jù)的同步信號。 </p><p>　　在讀取時，DQS與數(shù)據(jù)信號同時生成（也是在CK與CK#的交叉點）。而DDR內(nèi)存中的CL也就是從CAS發(fā)出到DQ

22、S生成的間隔，數(shù)據(jù)真正出現(xiàn)在數(shù)據(jù)I/O總線上相對于DQS觸發(fā)的時間間隔被稱為tAC。注意，這與SDRAM中的tAC的不同。實際上，DQS生成時，芯片內(nèi)部的預(yù)取已經(jīng)完畢了，tAC 是指上文結(jié)構(gòu)圖中灰色部分的數(shù)據(jù)輸出時間，由于預(yù)取的原因，實際的數(shù)據(jù)傳出可能會提前于DQS發(fā)生（數(shù)據(jù)提前于DQS傳出）。由于是并行傳輸，DDR內(nèi)存對tAC也有一定的要求，對于DDR266，tAC的允許范圍是±0.75ns，對于DDR333，則是±

23、;0.7ns，其中 CL里包含了一段DQS的導(dǎo)入期。 </p><p><b>　　3） 寫入延遲 </b></p><p>　　在上面的DQS寫入時序圖中，可以發(fā)現(xiàn)寫入延遲已經(jīng)不是0了，在 發(fā)出寫入命令后，DQS與寫入數(shù)據(jù)要等一段時間才會送達(dá)。這個周期被稱為DQS相對于寫入命令的延遲時間（tDQSS， WRITE Command to the first corre

24、sponding rising edge of DQS），對于這個時間大家應(yīng)該很好理解了。 </p><p>　　為什么要有這樣的延遲設(shè)計呢？原因也在于同步，畢竟一個時鐘周期兩次傳送，需要很高的控制精度，它必須要等接收方做好充分的準(zhǔn)備才行。tDQSS是DDR內(nèi) 存寫入操作的一個重要參數(shù)，太短的話恐怕接受有誤，太長則會造成總線空閑。tDQSS最短不能小于0.75個時鐘周期，最長不能超過1.25個時鐘周期。 有人可能

25、會說，如果這樣，DQS不就與芯片內(nèi)的時鐘不同步了嗎？對，正常情況下，tDQSS是一個時鐘周期，但寫入時接受方的時鐘只用來控制命令信號的同 步，而數(shù)據(jù)的接受則完全依靠DQS進(jìn)行同步，所以DQS與時鐘不同步也無所謂。不過，tDQSS產(chǎn)生了一個不利影響——讀后寫操作延遲的增加，如果 CL=2.5，還要在tDQSS基礎(chǔ)上加入半個時鐘周期，因為命令都要在CK的上升沿發(fā)出。 </p><p>　　另外，DDR內(nèi)存的數(shù)據(jù)真正寫

26、入由于要經(jīng)過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-Ⅱ規(guī)范中更是將tWR列為模式寄存器的一項，可見它的重要性。 </p><p>　　4） 突發(fā)長度與寫入掩碼 </p><p>　　在DDR SDRAM中，突發(fā)長度只有2、4、8三種選擇，沒有了隨機(jī)存取的操作（突發(fā)長度為1）和全頁式突發(fā)。這是為什么呢？因為L-Bank一次就存取兩倍于芯片位寬的數(shù)

27、據(jù)，所以芯片至少也要進(jìn)行兩次傳輸才可以，否則內(nèi)部多出來的數(shù)據(jù)怎么處理？而全頁式突發(fā)事實證明在PC內(nèi)存中是很難用得上的，所以被取消也不希奇。 </p><p>　　另外，DDR內(nèi)存的數(shù)據(jù)真正寫入由于要經(jīng)過更多步驟的處理，所以寫回時間（tWR）也明顯延長，一般在3個時鐘周期左右，而在DDR-Ⅱ規(guī)范中更是將tWR列為模式寄存器的一項，可見它的重要性。 </p><p>　　但是，突發(fā)長度的定義也

28、與SDRAM的不一樣了，它不再指所連續(xù)尋址的存儲單元數(shù)量，而是指連續(xù)的傳輸周期數(shù)，每次是一個芯片位寬的數(shù)據(jù)。對于突發(fā)寫入，如果其中有不想存入的數(shù)據(jù)，仍可以運用DM信號進(jìn)行屏蔽。DM信號和數(shù)據(jù)信號同時發(fā)出，接收方在DQS的上升與下降沿來判 斷DM的狀態(tài)，如果DM為高電平，那么之前從DQS中部選取的數(shù)據(jù)就被屏蔽了。有人可能會覺得，DM是輸入信號，意味著芯片不能發(fā)出DM信號給北橋作為屏蔽讀取數(shù)據(jù)的參考。其實，該讀哪個數(shù)據(jù)也是由北橋芯片決定的，

29、所以芯片也無需參與北橋的工作，哪個數(shù)據(jù)是有用的就留給北橋自己去選吧。 </p><p>　　5） 延遲鎖定回路（DLL） </p><p>　　DDR SDRAM對時鐘的精確性有著很高的要求，而DDR SDRAM有兩個時鐘，一個是外部的總線時鐘，一個是內(nèi)部的工作時鐘，在理論上DDR SDRAM這兩個時鐘應(yīng)該是同步的，但由于種種原因，如溫度、電壓波動而產(chǎn)生延遲使兩者很難同步，更何況時鐘頻率本

30、身也有不穩(wěn)定的情況（SDRAM也內(nèi)部時鐘，不過因為它的工作/傳輸頻率較低，所以內(nèi)外同步問題并不突出）。DDR SDRAM的tAC就是因為內(nèi)部時鐘與外部時鐘有偏差而引起的，它很可能造成因數(shù)據(jù)不同步而產(chǎn)生錯誤的惡果。實際上，不同步就是一種正/負(fù)延遲，如果延遲 不可避免，那么若是設(shè)定一個延遲值，如一個時鐘周期，那么內(nèi)外時鐘的上升與下降沿還是同步的。鑒于外部時鐘周期也不會絕對統(tǒng)一，所以需要根據(jù)外部時鐘動態(tài) 修正內(nèi)部時鐘的延遲來實現(xiàn)與外部時鐘的同

31、步，這就是DLL的任務(wù)。 </p><p>　　DLL不同于主板上的PLL，它不涉及頻率與電壓轉(zhuǎn)換，而是生成一個延遲量給內(nèi)部時鐘。目前DLL有兩種實現(xiàn)方法，一個是時鐘頻率測量法（CFM，Clock Frequency Measurement），一個是時鐘比較法（CC，Clock Comparator）。CFM是測量外部時鐘的頻率周期，然后以此周期為延遲值控制內(nèi)部時鐘，這樣內(nèi)外時鐘正好就相差了一個時鐘周期，從而實現(xiàn)

32、同步。 DLL就這樣反復(fù)測量反復(fù)控制延遲值，使內(nèi)部時鐘與外部時鐘保持同步。 </p><p>　　CC的方法則是比較內(nèi)外部時鐘的長短，如果內(nèi)部時鐘周期短了，就將所少的延遲加到下一個內(nèi)部時鐘周期里，然后再與外部時鐘做比較，若是內(nèi)部時鐘周期長了，就將多出的延遲從下一個內(nèi)部時鐘中刨除，如此往復(fù)，最終使內(nèi)外時鐘同步。 </p><p>　　CFM 與CC各有優(yōu)缺點，CFM的校正速度快，僅用兩個時鐘

33、周期，但容易受到噪音干擾，并且如果測量失誤，則內(nèi)部的延遲就永遠(yuǎn)錯下去了。CC的優(yōu)點則是更穩(wěn)定可 靠，如果比較失敗，延遲受影響的只是一個數(shù)據(jù)（而且不會太嚴(yán)重），不會涉及到后面的延遲修正，但它的修正時間要比CFM長。DLL功能在DDR SDRAM中可以被禁止，但僅限于除錯與評估操作，正常工作狀態(tài)是自動有效的。</p><p>　　1.3 DDR存儲器電氣特性驗證</p><p>　　幾乎每一個

34、電子設(shè)備，從智能手機(jī)到服務(wù)器，都使用了某種形式的RAM存儲器。盡管閃存NAND繼續(xù)流行(由于各式各樣的消費電子產(chǎn)品的流行)，由于SDRAM為相對較低的每比特成本提供了速度和存儲很好的結(jié)合，SDRAM仍然是大多數(shù)計算機(jī)以及基于計算機(jī)產(chǎn)品的主流存儲器技術(shù)。DDR是雙數(shù)據(jù)速率的SDRAM內(nèi)存，已經(jīng)成為今天存儲器技術(shù)的選擇。DDR技術(shù)不斷發(fā)展，不斷提高速度和容量，同時降低成本，減小功率和存儲設(shè)備的物理尺寸。 </p><p&

35、gt;　　圖1.2 DDR3雙列直插內(nèi)存模塊“背面”的測試點</p><p>　　隨著時鐘速率和數(shù)據(jù)傳輸速率不斷增加和性能的提高，設(shè)計工程師必須保證系統(tǒng)的性能指標(biāo)，或確保系統(tǒng)內(nèi)部存儲器和存儲器控制設(shè)備的互操作性，存儲器子系統(tǒng)的模擬信號完整性已成為設(shè)計工程師越來越多重點考慮的問題。許多性能問題，甚至在協(xié)議層發(fā)現(xiàn)的問題，也可以追溯到信號完整性問題上。因此，存儲器的模擬信號完整性驗證已經(jīng)成為很多電子設(shè)計驗證關(guān)鍵的一步

36、。 </p><p>　　JEDEC(電子工程設(shè)計發(fā)展聯(lián)合協(xié)會)已經(jīng)明確規(guī)定存儲設(shè)備詳細(xì)測試要求，需要對抖動、定時和電氣信號質(zhì)量進(jìn)行驗證。測試參數(shù)：如時鐘抖動、建立和保持時間、信號的過沖、信號的下沖、過渡電壓等列入了JEDEC為存儲器技術(shù)制定的測試規(guī)范。但執(zhí)行規(guī)范里的這些測試是一個很大的挑戰(zhàn)，因為進(jìn)行這些測試很可能是一個復(fù)雜而又耗時的任務(wù)。擁有正確的工具和技術(shù)，可以減少測試時間，并確保最準(zhǔn)確的測試結(jié)果。在本應(yīng)用文

37、章中，我們將討論針對存儲器測試的解決方案，這個方案能夠幫助工程師戰(zhàn)勝挑戰(zhàn)和簡化驗證過程。 </p><p><b>　　信號的獲取和探測 </b></p><p>　　存儲器驗證的第一個難點問題是如何探測并采集必要的信號。JEDEC標(biāo)準(zhǔn)規(guī)定的測試應(yīng)在存儲器元件的BGA(球柵陣列結(jié)構(gòu)的PCB)上。而FBGA封裝組件包括一個焊球連接陣列(這是出于實際目的)，無法進(jìn)入連接，

38、如何進(jìn)行存儲器的探測呢？ </p><p>　　一種解決方案是在PCB布線過程中設(shè)計測試點，或探測存儲器元件板的背面的過孔。雖然這些測試點沒有嚴(yán)格在“存儲器元件附近”，PCB走線長度一般都比較短，對信號衰減的影響很小。當(dāng)使用這種方法探測時，信號完整性通常是相當(dāng)不錯的，可以進(jìn)行電氣特性的驗證。 </p><p>　　對于這種類型應(yīng)用，可以使用手持探頭，但是在多個探頭前端和測試點同時保持良好的

39、電接觸非常困難。如圖1.3所示： </p><p>　　圖1.3 手持探頭測試</p><p>　　考慮到有些JEDEC的測量要求三個或更多的測試點，加上其他信號如芯片選擇信號、RAS和CAS可能需要確定存儲器狀態(tài)，許多工程師常常選擇使用焊接式探頭進(jìn)行連接。 </p><p>　　泰克公司開發(fā)了一種專為這種類型的應(yīng)用設(shè)計的探測解決方案。P7500系列探頭有4～20G

40、Hz的帶寬，是存儲器驗證應(yīng)用的選擇。圖1.4說明了幾個可用的P7500系列探頭前端之一，這種探頭非常適合存儲器驗證的應(yīng)用。這些微波同軸”前端在需要多個探測前端進(jìn)行焊接情況時提供了有效的解決方案，同時提供優(yōu)秀的信號保真度和4GHz帶寬，足已滿足存儲器DDR3@1600MT/s的測試需求。 </p><p>　　圖1.4 TriMode</p><p>　　P7500系列探頭針對存儲器測試應(yīng)用

41、的另一個優(yōu)點是泰克專有的TriMode(三態(tài))功能。這種獨特的功能允許探頭不但可以測試+和-差分信號，又可以測試單端信號。使用探頭前端的三個焊接連接，用戶就可以使用探頭上控制按鈕或在示波器菜單來對差分和單端探測模式之間進(jìn)行切換。使用焊接探頭的+連接到單端數(shù)據(jù)或地址線，使用焊接探頭的一端連接到另一相鄰線。然后用戶可以使用一個探頭，通過兩個單端測量模式之間切換，很容易地測量其中任何兩個信號。 </p><p>　　然

42、而，很多情況下通過背面過孔探測信號可能不是一種好的選擇。使用嵌入式存儲器設(shè)計，存儲器元件背面可能沒有可用的板上空間。甚至很多標(biāo)準(zhǔn)的DIMM，在板的兩面都有存儲器元件，以增加存儲密度。這種情況下，測試工程師怎樣才能探測到測試點呢？ </p><p>　　圖1.5 內(nèi)插板組件示意圖</p><p>　　幸運的是，即使這樣情況，現(xiàn)在也有探測解決方案。泰克公司與Nexus科技公司合作開發(fā)了所有標(biāo)準(zhǔn)

43、DDR3和DDR2存儲器設(shè)備轉(zhuǎn)接板內(nèi)插板組件。這些轉(zhuǎn)接板內(nèi)插板使用插槽代替存儲器元件連接到被測設(shè)備。在轉(zhuǎn)接板有探測的測試點，然后對齊到插槽上的位置。存儲器元件再插到轉(zhuǎn)接板上。圖1.5是這種“連接”的示意圖。 </p><p>　　第2章 噪聲來源及分析</p><p>　　2.1 反射噪聲分析和端接技術(shù)</p><p>　　一般在通信板中，從CPU到DDR的數(shù)據(jù)線都

44、會接一個匹配電阻，其作用是為了防止反射，在布線時一般要滿足3W原則，及線間距是線寬的3倍，盡量的減少串?dāng)_。下面就其反射與串?dāng)_進(jìn)行說明。</p><p>　　2.1.1 反射形成原因</p><p>　　信號沿傳輸線傳播時，其路徑上的每一步都有相應(yīng)的瞬態(tài)阻抗，無論是什么原因使瞬態(tài)阻抗發(fā)生了變化，信號都將產(chǎn)生反射現(xiàn)象，瞬態(tài)阻抗變化越大，反射越大。 </p><p>　　

45、圖2.1 反射的形成</p><p>　　信號到達(dá)瞬態(tài)阻抗不同的兩個區(qū)域的交界面時，在導(dǎo)體中只存在一個電壓和一個電流回路，邊界處不可能出現(xiàn)電壓不連續(xù)，否則此處有一個無限大的電場；也不可能出現(xiàn)電流不連續(xù)，否則此處有一個無限大的磁場，所以交界面的電壓和電流一定連續(xù)，則有：</p><p>　　， （2-1）</p>

46、<p><b>　　而由歐姆定律知：</b></p><p>　　， （2-2）</p><p>　　當(dāng)交界面兩側(cè)的阻抗不同時，以上四個關(guān)系不可能同時成立，這就說明在交界面上必然有反射回發(fā)射端的電壓，以平衡交界面兩端不匹配的電壓和電流。入射信號電壓向著分界面?zhèn)鞑?，而傳輸信號電壓遠(yuǎn)離分界面而傳播，入射電壓穿越分界

47、面時，產(chǎn)生反射電壓，則有：</p><p><b>　?。?-3）</b></p><p>　　相應(yīng)的當(dāng)入射電流穿越分界面時，反射電流和傳輸電流的關(guān)系為：</p><p><b>　　（2-4）</b></p><p>　　按照歐姆定律，每個區(qū)域中的電壓與電流的關(guān)系為：</p><

48、;p>　　，， （2-5）</p><p><b>　　通過換算可以得到：</b></p><p>　　， （2-6）由此可以看出，縮小和的差值，有利于減小反射電壓，在實際運用中，通過給傳輸線端接匹配阻抗來實現(xiàn)。</p><p>　　在典型的數(shù)字系統(tǒng)中，驅(qū)動器的輸

49、出阻抗通常小于PCB互聯(lián)信號線的特征阻抗，而PCB互聯(lián)信號線的特征阻抗也總是小于接收器的輸入阻抗。這種阻抗的不連續(xù)性就會導(dǎo)致設(shè)計系統(tǒng)中信號反射的出現(xiàn)。</p><p>　　2.1.2 主抗匹配與端接方案</p><p>　　匹配阻抗的端接有多種方式，包括并聯(lián)終端匹配，串聯(lián)終端匹配，戴維南終端匹配，AC終端匹配，肖特基二極管終端匹配。本文只介紹并聯(lián)終端匹配和串聯(lián)終端匹配 。</p>

50、;<p>　　并聯(lián)終端匹配：并聯(lián)終端匹配是最簡單的終端匹配技術(shù)：通過一個電阻R將傳輸線的末端接到地或者接到VCC上。電阻R的值必須同傳輸線的特征阻抗Z0匹配，以消除信號的反射。如果R同傳輸線的特征阻抗Z0匹配，不論匹配電壓的值如何，終端匹配電阻將吸收形成信號反射的能量。終端匹配到VCC可以提高驅(qū)動器的源的驅(qū)動能力，而終端匹配到地則可以提高電流的吸收能力。</p><p>　　并聯(lián)終端匹配技術(shù)突出的優(yōu)

51、點就是這種類型終端匹配技術(shù)的設(shè)計和應(yīng)用簡便易行，在這種終端匹配技術(shù)中僅需要一個額外的元器件；這種技術(shù)的缺點在于終端匹配電阻會帶來直流功率消耗。另外并聯(lián)終端匹配技術(shù)也會使信號的邏輯高輸出電平的情況退化。將TTL輸出終端匹配到地會降低VOH的電平值，從而降低了接收器輸入端對噪聲的免疫能力。</p><p>　　圖2.2 并聯(lián)終端匹配</p><p>　　串聯(lián)終端匹配：串聯(lián)終端匹配技術(shù)，也稱之為

52、后端終端匹配技術(shù)，不同于其它類型的終端匹配技術(shù)，是源端的終端匹配技術(shù)。串聯(lián)終端匹配技術(shù)是在驅(qū)動器輸出端和信號線之間串聯(lián)一個電阻。驅(qū)動器輸出阻抗R0以及電阻R值的和必須同信號線的特征阻抗Z0匹配。對于這種類型的終端匹配技術(shù)，由于信號會在傳輸線、串聯(lián)匹配電阻以及驅(qū)動器的阻抗之間實現(xiàn)信號電壓的分配，因而加在信號線上的電壓實際只有一半的信號電壓。</p><p>　　而在接收端，由于信號線阻抗和接收器阻抗的不匹配，通常情

53、況下，接收器的輸入阻抗更高，因而會導(dǎo)致大約同樣幅度值信號的反射，稱之為附加的信號波形。因而接收器會馬上看到全部的信號電壓（附加信號和反射信號之和），而附加的信號電壓會向驅(qū)動端傳遞。然而不會出現(xiàn)進(jìn)一步的信號反射，這是因為串聯(lián)的匹配電阻在接收器端實現(xiàn)了反射信號的終端匹配。</p><p>　　串聯(lián)終端匹配技術(shù)的優(yōu)點是這種匹配技術(shù)僅僅為系統(tǒng)中的每一個驅(qū)動器增加一個電阻元件，而且相對于其它的電阻類型終端匹配技術(shù)來說，串聯(lián)

54、終端匹配技術(shù)中匹配電阻的功耗是最小的，而且串聯(lián)終端匹配技術(shù)不會給驅(qū)動器增加任何額外的直流負(fù)載，也不會在信號線與地之間引入額外的阻抗。</p><p>　　由于許多的驅(qū)動器都是非線性的驅(qū)動器，驅(qū)動器的輸出阻抗隨著器件邏輯狀態(tài)的變化而變化，從而導(dǎo)致串聯(lián)匹配電阻的合理選擇更加復(fù)雜。所以，很難應(yīng)用某一個簡單的設(shè)計公式為串聯(lián)匹配電阻來選擇一個最合適的值。</p><p>　　圖2.3 串聯(lián)終端匹配&

55、lt;/p><p>　　圖2.4 數(shù)據(jù)線的匹配電阻</p><p>　　差分信號的匹配：由于DDR信號具有較高翻轉(zhuǎn)率，為了獲得更好的信號完整性(減小信號過沖、反射等)，需要進(jìn)行傳輸線阻抗匹配，串連電阻匹配以及終端匹配。以Cyclone系列芯片支持的差分電平標(biāo)準(zhǔn)SSTL CLASSI和SSTL CLASSII為例，匹配方式分別如圖2.5,2.6所示：</p><p>　　

56、圖2.5 SSTL CLASS I差分信號匹配</p><p>　　圖2.6 SSTL CLASS II差分信號匹配</p><p>　　其中差分信號阻抗為單端50Ω，差分100Ω。DDR的所有信號均需要進(jìn)行阻抗控制。此外對于時鐘信號串聯(lián)終端電阻RS值在15～33Ω，可選的并聯(lián)終端電阻RT值在25～68 Ω，其他信號串聯(lián)匹配電阻RS值為O～33 Ω，并聯(lián)匹配電阻RT值應(yīng)該在25～68 Ω。

57、具體匹配電阻值以及電阻位置放置可根據(jù)仿真結(jié)果進(jìn)行選擇。 </p><p>　　2.1.3 端接方案的仿真結(jié)果</p><p>　　對走線進(jìn)行并聯(lián)終端匹配后仿真，波形如下：</p><p>　　圖2.7 VCC并聯(lián)終端匹配 圖2.8 GND并聯(lián)終端匹配</p><p>　　對長走線進(jìn)行串聯(lián)終端匹配后仿真，

58、波形如下：</p><p>　　圖2.9 VCC并聯(lián)終端匹配</p><p><b>　　2.2串?dāng)_噪聲分析</b></p><p>　　2.2.1 高速PCB板上的串?dāng)_分析模型</p><p>　　串?dāng)_是指當(dāng)信號在傳輸線上傳播時，相鄰信號之間由于電磁場的相互耦合產(chǎn)生的不期望的噪聲電壓信號，即能量由一條線耦。</p

59、><p>　　圖2.10 兩條傳輸線之間的耦合</p><p>　　如圖2.10所示，為便于分析，我們依照離散式等效模型來描述兩個相鄰傳輸線的串?dāng)_模型，傳輸線AB和CD的特性阻抗為Z0，且終端匹配電阻R=Z0。如果位于A點的驅(qū)動源為干擾源，則A—B間的線網(wǎng)稱為干擾源網(wǎng)絡(luò)(Aggressor line)，C—D之間的線網(wǎng)被稱為被干擾網(wǎng)絡(luò)(Victim line)，被干擾網(wǎng)絡(luò)靠近干擾源網(wǎng)絡(luò)的驅(qū)動

60、端的串?dāng)_稱為近端串?dāng)_(也稱后向串?dāng)_)，而靠近干擾源網(wǎng)絡(luò)接收端方向的串?dāng)_稱為遠(yuǎn)端串?dāng)_(也稱前向串?dāng)_)。串?dāng)_主要源自兩相鄰導(dǎo)體之間所形成的互感Lm和互容Cm,本文只分析感性耦合引起的串?dāng)_[5]。</p><p>　　2.2.2 高速PCB板上的串?dāng)_仿真結(jié)果</p><p>　　在圖2.10中，先只考慮互感Lm引起的感性耦合。線路A到B上傳輸?shù)男盘柕拇艌鲈诰€路C到D上感應(yīng)出電壓，磁耦合的作用類似

61、一個變壓器，由于這是個分布式的傳輸線，所以互感也變成一連串的變壓器分布在兩個相鄰的并行傳輸線上。當(dāng)一個電壓階躍信號從A移動到B，每個分布在干擾線上的變壓器會依序感應(yīng)一個干擾尖脈沖出現(xiàn)在被干擾網(wǎng)絡(luò)上?；ジ性诒桓蓴_網(wǎng)絡(luò)上疊加的這個電壓噪聲，其大小跟干擾網(wǎng)絡(luò)上驅(qū)動電流的變化成正比。由互感產(chǎn)生的噪聲計算公式為：</p><p>　　VnoiseLm=Lm （2-1）&l

62、t;/p><p>　　值得注意的是，耦合變壓器每一段的互感耦合的極性是不同的，這些感應(yīng)到被干擾網(wǎng)路的干擾能量依序前向和后向，但極性相反，沿著傳輸線CD分別往C和D點行進(jìn)。</p><p>　　圖2.11 互感耦合的前向/后向串?dāng)_波形</p><p>　　如圖2.11所示，往C方向的前向干擾能量，是和入射電壓及每個互感分量Lm成正比，因為所有前向干擾能量幾乎同時抵達(dá)C點，

63、所以前向干擾能量與兩傳輸線的互感總量成正比，傳輸線平行的長度越長，所產(chǎn)生的互感總量就越大，前向干擾能量也隨即增加;然而往D點的后向干擾能量與往C點的前向干擾能量不同的是，雖然兩者耦合的總區(qū)域是一樣的，但每個互感變壓器所感應(yīng)的干擾分量是依序到達(dá)D，后向干擾能量的有效時間長達(dá)2Tp(Tp為傳播延時)，隨著線路平行長度的延長(即互感增加)，后向串?dāng)_的幅度大小是不會變化的，而持續(xù)時間會增加。</p><p>　　2.2.

64、3 減少高速PCB板上的串?dāng)_噪聲的措施</p><p>　　串?dāng)_在高速高密度的PCB設(shè)計中普遍存在，串?dāng)_對系統(tǒng)的影響一般都是負(fù)面的。為減少串?dāng)_，最基本的就是讓干擾源網(wǎng)絡(luò)與被干擾網(wǎng)絡(luò)之間的耦合越小越好。在高密度復(fù)雜PCB設(shè)計中完全避免串?dāng)_是不可能的，但在系統(tǒng)設(shè)計中設(shè)計者應(yīng)該在考慮不影響系統(tǒng)其它性能的情況下，選擇適當(dāng)?shù)姆椒▉砹η蟠當(dāng)_的最小化。結(jié)合上面的分析，解決串?dāng)_問題主要從以下幾個方面考慮：</p>

65、<p>　　（1） 在布線條件允許的條件下，盡可能拉大傳輸線間的距離;或者盡可能地減少相鄰傳輸線間的平行長度(累積平行長度)，最好是在不同層間走線。</p><p>　?。?） 相鄰兩層的信號層(無平面層隔離)走線方向應(yīng)該垂直，盡量避免平行走線以減少層間的串?dāng)_。</p><p>　?。?） 在確保信號時序的情況下，盡可能選擇轉(zhuǎn)換速度低的器件，使電場與磁場的變化速率變慢，從而降低串

66、擾。</p><p>　　（4） 在設(shè)計層疊時，在滿足特征阻抗的條件下，應(yīng)使布線層與參考平面(電源或地平面)間的介質(zhì)層盡可能薄，因而加大了傳輸線與參考平面間的耦合度，減少相鄰傳輸線的耦合。</p><p>　　（5） 由于表層只有一個參考平面，表層布線的電場耦合比中間層的要強(qiáng)，因而對串?dāng)_較敏感的信號線盡量布在內(nèi)層。</p><p>　?。?） 通過端接，使傳輸線的遠(yuǎn)

67、端和近端終端阻抗與傳輸線匹配，可大大減小串?dāng)_的幅度。</p><p>　　圖2.12 相鄰層垂直走線</p><p>　　第3章 完整性分析</p><p><b>　　3.1電源完整性</b></p><p>　　這里的電源完整性指的是在最大的信號切換情況下，其電源的容差性。當(dāng)未符合此容差要求時，將會導(dǎo)致很多的問題

68、，比如加大時鐘抖動、數(shù)據(jù)抖動和串?dāng)_。</p><p>　　這里，可以很好的理解與去偶相關(guān)的理論，現(xiàn)在從”目標(biāo)阻抗”的公式定義開始討論。</p><p>　　Ztarget=Voltage tolerance/Transient Currentt (3-1)</p><p>　　在這里，關(guān)鍵是要去理解在最差的切換情況下瞬間電流（Transient

69、 Current）的影響，另一個重要因素是切換的頻率。在所有的頻率范圍里，去耦網(wǎng)絡(luò)必須確保它的阻抗等于或小于目標(biāo)阻抗（Ztarget）。在一塊 PCB上，由電源和地層所構(gòu)成的電容，以及所有的去耦電容，必須能夠確保在100KHz左右到100-200MH左右之間的去耦作用。頻率在 100KHz以下，在電壓調(diào)節(jié)模塊里的大電容可以很好的進(jìn)行去耦。而頻率在200MHz以上的，則應(yīng)該由片上電容或?qū)Ｓ玫姆庋b好的電容進(jìn)行去耦。實際的電源完整性是相當(dāng)復(fù)雜

70、的，其中要考慮到IC的封裝、仿真信號的切換頻率和PCB耗電網(wǎng)絡(luò)。對于PCB設(shè)計來說，目標(biāo)阻抗的去耦設(shè)計是相對來說比較簡單的，也是比較實際的解決方案。</p><p>　　在 DDR的設(shè)計上有三類電源，它們是VDD、VTT和Vref。VDD的容差要求是5%，而其瞬間電流從Idd2到Idd7大小不同，詳細(xì)在JEDEC里有敘述。通過電源層的平面電容和專用的一定數(shù)量的去耦電容，可以做到電源完整性，其中去耦電容從0.1uf

71、到0.22uf大小不同，共有10個左右。另外，表貼電容最合適，它具有更小的焊接阻抗。</p><p>　　Vref要求更加嚴(yán)格的容差性，但是它承載著比較小的電流。顯然，它只需要很窄的走線，且通過一兩個去耦電容就可以達(dá)到目標(biāo)阻抗的要求。由于Vref相當(dāng)重要，所以去耦電容的擺放盡量靠近器件的管腳。</p><p>　　然而，對VTT的布線是具有相當(dāng)大的挑戰(zhàn)性，因為它不只要有嚴(yán)格的容差性，而且還

72、有很大的瞬間電流，不過此電流的大小可以很容易的就計算出來。最終，可以通過增加去耦電容來實現(xiàn)它的目標(biāo)阻抗匹配。</p><p>　　在4層板的PCB里，層之間的間距比較大，從而失去其電源層間的電容優(yōu)勢，所以，去耦電容的數(shù)量將大大增加，尤其是小于10 nF的高頻電容。詳細(xì)的計算和仿真可以通過EDA工具來實現(xiàn)。</p><p>　　在多層板中電源一定要是相對獨立且完整的，</p>

73、<p><b>　　3.2 時序分析</b></p><p>　　網(wǎng)絡(luò)通訊領(lǐng)域,ATM交換機(jī)、核心路由器、千兆以太網(wǎng)以及各種網(wǎng)關(guān)設(shè)備中,系統(tǒng)數(shù)據(jù)速率、時鐘速率不斷提高,相應(yīng)處理器的工作頻率也越來越高;數(shù)據(jù)、語音、圖像的傳輸速度已經(jīng)遠(yuǎn)遠(yuǎn)高于500Mbps,數(shù)百兆乃至數(shù)吉的背板也越來越普遍.數(shù)字系統(tǒng)速度的提高意味著信號的升降時間盡可能短,由數(shù)字信號頻率和邊沿速率提高而產(chǎn)生的一系列高速設(shè)

74、計問題也變得越來越突出.當(dāng)信號的互連延遲大于邊沿信號翻轉(zhuǎn)時間的20%時,板上的信號導(dǎo)線就會呈現(xiàn)出傳輸線效應(yīng),這樣的設(shè)計就成為高速設(shè)計.高速問題的出現(xiàn)給硬件設(shè)計帶來了更大的挑戰(zhàn),有許多從邏輯角度看來正確的設(shè)計,如果在實際PCB設(shè)計中處理不當(dāng)就會導(dǎo)致整個設(shè)計失敗,這種情形在日益追求高速的網(wǎng)絡(luò)通信領(lǐng)域更加明顯.專家預(yù)測,在未來的硬件電路設(shè)計開銷方面,邏輯功能設(shè)計的開銷將大為縮減,而與高速設(shè)計相關(guān)的開銷將占總開銷的80%甚至更多.高速問題已成為

75、系統(tǒng)設(shè)計能否成功的重要因素之一。</p><p>　　因高速問題產(chǎn)生的信號過沖、下沖、反射、振鈴、串?dāng)_等將嚴(yán)重影響系統(tǒng)的正常時序,系統(tǒng)時序余量的減少迫使人們關(guān)注影響數(shù)字波形時序和質(zhì)量的各種現(xiàn)象.由于速度的提高使時序變得苛刻時,無論事先對系統(tǒng)原理理解得多么透徹,任何忽略和簡化都可能給系統(tǒng)帶來嚴(yán)重的后果.在高速設(shè)計中,時序問題的影響更為關(guān)鍵,本章將專門討論高速設(shè)計中的時序分析及其仿真策略。</p>&l

76、t;p>　　3.2.1公共時鐘同步的時序分析</p><p>　　在高速數(shù)字電路中,數(shù)據(jù)的傳輸一般都通過時鐘對數(shù)據(jù)信號進(jìn)行有序的收發(fā)控制.芯片只能按規(guī)定的時序發(fā)送和接收數(shù)據(jù),過長的信號延遲或信號延時匹配不當(dāng)都可能導(dǎo)致信號時序的違背和功能混亂.在低速系統(tǒng)中,互連延遲和振鈴等現(xiàn)象都可忽略不計,因為在這種低速系統(tǒng)中信號有足夠的時間達(dá)到穩(wěn)定狀態(tài).但在高速系統(tǒng)中,邊沿速率加快、系統(tǒng)時鐘速率上升,信號在器件之間的傳輸時

77、間以及同步準(zhǔn)備時間都縮短,傳輸線上的等效電容、電感也會對信號的數(shù)字轉(zhuǎn)換產(chǎn)生延遲和畸變,再加上信號延時不匹配等因素,都會影響芯片的建立和保持時間,導(dǎo)致芯片無法正確收發(fā)數(shù)據(jù)、系統(tǒng)無法正常工作。</p><p>　　圖3.2 數(shù)據(jù)由DRIVER發(fā)向RECEIVER的公共時鐘同步工作示意圖</p><p>　　所謂公共時鐘同步:是指在數(shù)據(jù)的傳輸過程中,總線上的驅(qū)動端和接收端共享同一個時鐘源,在同一

78、個時鐘緩沖器(CLOCK BUFFER)發(fā)出同相時鐘的作用下,完成數(shù)據(jù)的發(fā)送和接收.圖3.2所示為一個典型的公共時鐘同步數(shù)據(jù)收發(fā)工作示意圖. 在圖3.2中,晶振CRYSTAL產(chǎn)生輸出信號CLK_IN到達(dá)時鐘分配器CLOCK BUFFER,經(jīng)CLOCK BUFFER分配緩沖后發(fā)出兩路同相時鐘,一路是CLKB,用于DRIVER的數(shù)據(jù)輸出;另一路是CLKA,用于采樣鎖存由DRIVER發(fā)往RECEIVER的數(shù)據(jù).時鐘CLKB經(jīng)Tflt_CLKB

79、一段飛行時間(FLIGHT TIME)后到達(dá)DRIVER,DRIVER內(nèi)部數(shù)據(jù)由CLKB鎖存經(jīng)過TCO_DATA時間后出現(xiàn)在DRIVER的輸出端口上,輸出的數(shù)據(jù)然后再經(jīng)過一段飛行時間Tflt_DATA到達(dá)RECEIVER的輸入端口;在RECEIVER的輸入端口上,利用CLOCK BUFFER產(chǎn)生的另一個時鐘CLKA(經(jīng)過的延時就是CLKA時鐘飛行時間,即Tflt_CLKA)采樣鎖存這批來自DRIVER的數(shù)據(jù),從而完成COMMON CLO

80、CK一個時鐘周期的數(shù)據(jù)傳送過程.</p><p>　　以上過程表明,到達(dá)RECEIVER的數(shù)據(jù)是利用時鐘下一個周期的上升沿采樣的,據(jù)此可得到數(shù)據(jù)傳送所應(yīng)滿足的兩個必要條件:①RECEIVER輸入端的數(shù)據(jù)一般都有所要求的建立時間Tsetup,它表示數(shù)據(jù)有效必須先于時鐘有效的最小時間值,數(shù)據(jù)信號到達(dá)輸入端的時間應(yīng)該足夠早于時鐘信號,由此可得出建立時間所滿足的不等式;②為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部,數(shù)據(jù)信號必須在接收

81、芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存,這段時間稱為保持時間,CLKA的延時必須小于數(shù)據(jù)的無效時間(INVALID),由此可得出保持時間所滿足的不等式.</p><p>　?。?）數(shù)據(jù)建立時間的時序分析</p><p>　　由第一個條件可知,數(shù)據(jù)信號必須先于時鐘CLKA到達(dá)接收端,才能正確地鎖存數(shù)據(jù).在公共時鐘總線中,第一個時鐘周期的作用是將數(shù)據(jù)鎖存到DRIVER

82、的輸出端,第二個時鐘周期則將數(shù)據(jù)鎖存到RECEIVER的內(nèi)部,這意味著數(shù)據(jù)信號到達(dá)RECEIVER輸入端的時間應(yīng)該足夠早于時鐘信號CLKA.為了滿足這一條件,必須確定時鐘和數(shù)據(jù)信號到達(dá)RECEIVER的延時并保證滿足接收端建立時間的要求,任何比需要的建立時間多出來的時間量即為建立時間時序余量Tmargin.在圖3.2的時序圖中,所有箭頭線路表示數(shù)據(jù)信號和時鐘信號在芯片內(nèi)部或傳輸線上產(chǎn)生的延時,在下面的箭頭線路表示從第一個時鐘邊沿有效至數(shù)

83、據(jù)到達(dá)RECEIVER輸入端的總延時,在上面的箭頭線路表示接收時鐘CLKA的總延時.從第一個時鐘邊沿有效至數(shù)據(jù)到達(dá)RECEIVER輸入端的總延時為:</p><p>　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA (3-2)</p><p>　　接收時鐘CLKA下一個周期的總延時為:</p><p>

84、　　TCLKA_DELAY=TCYCLE+TCO_CLKA+Tflt_CLKA (3-3)</p><p>　　要滿足數(shù)據(jù)的建立時間則必須有:</p><p>　　TCLKA_DELAY_MIN-TDATA_DELAY_MAX-Tsetup-Tmargin>0 (3-4)</p><p>　　展開并考慮時鐘的

85、抖動Tjitter等因素整理后得到:</p><p>　　TCYCLE+(TCO_CLKA_MIN-TCO_CLKB_MAX)+(Tflt_CLKA_MIN-Tflt_CLKB_MAX)-TCO_DATA_MAX-Tflt_DATA_SETTLE_DELAY_MAX-Tjitter-Tsetup-Tmargin>0

86、 (3-5)</p><p>　　式(3-5)中TCYCLE為時鐘的一個時鐘周期;第一個括號內(nèi)是時鐘芯片CLOCK BUFFER輸出時鐘CLKA、CLKB之間的最大相位差,即手冊上稱的output-output skew;第二個括號內(nèi)則是CLOCK BUFFER芯片輸出的兩個時鐘CLKA、CLKB分別到達(dá)RECEIVER和DRIVER的最大延時差.式(1)中TCO_DATA是指在一定的測試負(fù)載和

87、測試條件下,從時鐘觸發(fā)開始到數(shù)據(jù)出現(xiàn)在輸出端口并到達(dá)測試電壓Vmeas(或VREF)閾值的時間間隔,TCO_DATA的大小與芯片內(nèi)部邏輯延時、緩沖器OUTPUT BUFFER特性、輸出負(fù)載情況都有直接關(guān)系,TCO可在芯片數(shù)據(jù)手冊中查得。</p><p>　　由公式(1)可知,可調(diào)部分實際只有兩項:Tflt_CLKB_MIN-Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX.單從滿足

88、建立時間而言,Tflt_CLKA_MIN應(yīng)盡可能大,而Tflt_CLKB_MAX和Tflt_DATA_SETTLE_DELAY_MAX則要盡可能小.實質(zhì)上,就是要求接收時鐘來得晚一點,數(shù)據(jù)來得早一點。</p><p>　?。?）數(shù)據(jù)保持時間的時序分析</p><p>　　為了成功地將數(shù)據(jù)鎖存到器件內(nèi)部,數(shù)據(jù)信號必須在接收芯片的輸入端保持足夠長時間有效以確保信號正確無誤地被時鐘采樣鎖存,這段

89、時間稱為保持時間.在公共時鐘總線中,接收端緩沖器利用第二個時鐘邊沿鎖存數(shù)據(jù),同時在驅(qū)動端把下一個數(shù)據(jù)鎖存到數(shù)據(jù)發(fā)送端.因此為了滿足接收端保持時間,必須保證有效數(shù)據(jù)在下一個數(shù)據(jù)信號到達(dá)之前鎖存到接收端觸發(fā)器中,這就要求接收時鐘CLKA的延時要小于接收數(shù)據(jù)信號的延時.由圖3.2中的時序關(guān)系圖中,可以得到時鐘CLKA的延時:</p><p>　　TCLKA_DELAY=TCO_CLKA+Tflt_CLKA

90、 （3-6)</p><p><b>　　而數(shù)據(jù)延時:</b></p><p>　　TDATA_DELAY=TCO_CLKB+Tflt_CLKB+TCO_DATA+Tflt_DATA_SWITCH_DELAY （3-7)</p><p>　　若要滿足數(shù)據(jù)的保持時間,則必須有:</p&g

91、t;<p>　　TDATA_DELAY_MIN-TCLKA_DELAY_MAX-Thold-Tmargin>0 （3-8)</p><p>　　展開、整理并考慮時鐘抖動Tjitter等因素,可得如下關(guān)系:</p><p>　　(TCO_CLKB_MIN-TCO_CLKA_MAX)+(Tflt_CLKB_MIN-Tflt_CLKA_MAX)+TCO_DATA

92、_MIN+Tflt_DATA_SWITCH_DELAY_MIN-Thold-Tmargin-Tjitter>0（3-9)</p><p>　　式（3-9)中,第一個括號內(nèi)仍然是時鐘芯片CLOCK BUFFER輸出時鐘之間的最大相位差;第二個括號內(nèi)繼續(xù)可以理解為時鐘芯片輸出的兩個時鐘CLKA、CLKB分別到達(dá)RECEIVER和DRIVER的最大延時差;要滿足數(shù)據(jù)的保持時間,實際可調(diào)整的部分也只有兩項,即Tfl

93、t_CLKB_MIN-Tflt_CLKA_MAX和Tflt_DATA_SWITCH_DELAY_MIN.單從滿足保持時間的角度而言,Tflt_CLKB_MIN和Tflt_DATA_SWITCH_DELAY_MIN應(yīng)盡可能大,而Tflt_CLKA_MAX則要盡可能小.也就是說,若欲滿足保持時間,就要使接收時鐘早點來,而數(shù)據(jù)則要晚點無效(invalid).</p><p>　　為了正確無誤地接收數(shù)據(jù),必須綜合考慮數(shù)據(jù)

94、的建立時間和保持時間,即同時滿足(1)式和(2)式.分析這兩個不等式可以看出,調(diào)整的途徑只有三個:發(fā)送時鐘延時、接收時鐘延時和數(shù)據(jù)的延時.調(diào)整方案可這樣進(jìn)行:首先假定發(fā)送時鐘延時嚴(yán)格等于接收時鐘延時,即</p><p>　　Tflt_CLKA_MIN-Tflt_CLKB_MAX =0和</p><p>　　Tflt_CLKB_MIN-Tflt_CLKA_MAX =0</p>

95、<p>　　(后文將對這兩個等式的假設(shè)產(chǎn)生的時序偏差進(jìn)行考慮),然后通過仿真可以得出數(shù)據(jù)的延時范圍,如果數(shù)據(jù)延時無解則返回上述兩個等式,調(diào)整發(fā)送時鐘延時或接收時鐘延時.下面是寬帶網(wǎng)交換機(jī)中GLINK總線公共時鐘同步數(shù)據(jù)收發(fā)的例子:首先假定發(fā)送時鐘延時嚴(yán)格等于接收時鐘延時,然后確定數(shù)據(jù)的延時范圍,代入各參數(shù),(1)和(2)式分別變?yōu)?</p><p>　　1.5-Tflt_DATA_SETTLE_DE

96、LAY_MAX-Tmargin>0 （3-10)</p><p>　　0.5+Tflt_DATA_SWITCH_DELAY_MIN-Tmargin>0 （3-11)</p><p>　　在不等式提示下,結(jié)合PCB布局實際,確定Tflt_DATA_SETTLE_DELAY_MAX<1.1;Tflt_DATA

97、_SWITCH_DELAY_MIN >-0.1,剩下0.4ns的余量分配給了兩個時鐘的時差和Tmargin.在SPECCTRAQUEST中提取拓?fù)洳⑦M(jìn)行信號完整性仿真,進(jìn)而確定各段線長及拓?fù)浣Y(jié)構(gòu).對此結(jié)構(gòu)(共12種組合)進(jìn)行全掃描仿真,得到：</p><p>　　Tflt_DATA_SETTLE_DELAY_MAX=1.0825 Tflt_DATA_SWITCH_DELAY_MIN =-0.0835004

98、</p><p>　　符合確定的1.1和-0.1的范圍指標(biāo).由此可以得出GLINK總線數(shù)據(jù)線的約束規(guī)則:①匹配電阻到發(fā)送端的延時不應(yīng)大于0.1ns;</p><p>　　數(shù)據(jù)線必須以0.1ns進(jìn)行匹配,即每個數(shù)據(jù)線都必須在0.65ns～0.75ns之間.有了上述的約束規(guī)則就可以指導(dǎo)布線了.</p><p>　　下面再考慮硬性規(guī)定：</p><p&

99、gt;　　Tflt_CLKA_MIN-Tflt_CLKB_MAX=0和</p><p>　　Tflt_CLKB_MIN-Tflt_CLKA_MAX=0</p><p>　　帶來的影響.事先約束發(fā)送時鐘和接收時鐘完全等長(在實際操作中以0.02ns進(jìn)行匹配)在CADENCE環(huán)境下,進(jìn)行時鐘仿真,得到結(jié)果:|Tflt_CLKA_MIN-Tflt_CLKB_MAX|<0.2和|Tflt_

100、CLKB_MIN-Tflt_CLKA_MAX|<0.2.</p><p>　　可見留給Tmargin的余量為0.2ns.</p><p>　　最終的仿真結(jié)果是:① 匹配電阻到發(fā)送端的延時不應(yīng)大于0.1ns;②數(shù)據(jù)線以0.1ns進(jìn)行匹配,即每個數(shù)據(jù)線都必須在0.65ns～0.75ns之間;③發(fā)送時鐘和接收時鐘以0.02ns匹配等長;④Tmargin=0.2ns.有了上述拓?fù)浣Y(jié)構(gòu)樣板和約

101、束規(guī)則就可以將SPECCTRAQUEST或ALLEGRO導(dǎo)入到CONSTRAINS MANAGER中.當(dāng)這些設(shè)計約束規(guī)則設(shè)置好后,就可以利用自動布線器進(jìn)行規(guī)則驅(qū)動自動布線或人工調(diào)線, 圖3.3 和 圖3.4是仿真波形：</p><p>　　圖3.3 無匹配電阻時鐘線（125MHz）</p><p>　　圖3.4 加源端串聯(lián)匹配電阻</p><p>　　3.2.2 源

102、同步的時序分析</p><p>　　所謂源同步就是指時鐘選通信號CLK由驅(qū)動芯片伴隨發(fā)送數(shù)據(jù)一起發(fā)送,它并不象公共時鐘同步那樣采用獨立的時鐘源.在源同步數(shù)據(jù)收發(fā)中,數(shù)據(jù)首先發(fā)向接收端,經(jīng)稍短時間選通時鐘再發(fā)向接收端用于采樣鎖存這批數(shù)據(jù).其示意圖如圖3.5所示.源同步的時序分析較公共時鐘同步較為簡單,分析方法很類似,下面直接給出分析公式:</p><p>　　建立時間：Tvb_min+(Tf

103、lt_clk_min-Tflt_data_settle_delay_max)-Tsetup-Tmargin>0 </p><p><b>　?。?-12)</b></p><p>　　保持時間:Tva_min+(Tflt_data_switch_delay min-Tflt_clk _max)-Thold-Tmargin>0 </p><

104、;p><b>　?。?-13)</b></p><p>　　圖3.5 源同步數(shù)據(jù)發(fā)送示意圖</p><p>　　其中,Tvb為驅(qū)動端的建立時間,表示驅(qū)動端數(shù)據(jù)在時鐘有效前多少時間有效;Tva為發(fā)送端的保持時間,表示驅(qū)動端數(shù)據(jù)在時鐘有效后保持有效的時間;其他參量含義同前.下面以通信電路中很常見的TBI接口為例介紹源同步時序分析及仿真過程.TBI接口主要包括發(fā)送時鐘

105、和10bit的發(fā)送數(shù)據(jù)、兩個接收時鐘和10bit接收數(shù)據(jù).RBC0、RBC1為兩個接收時鐘,在千兆以太網(wǎng)中,這兩個時鐘頻率為62.5MHz,相差為180°,兩個時鐘的上升沿輪流用于鎖存數(shù)據(jù).根據(jù)數(shù)據(jù)手冊的時序參數(shù),代入上式可得:</p><p>　　2.5+Tflt_clk _min-Tflt_data__settle_delay_max -1-Tmargin>0</p><p

106、>　　1.5+Tflt_data__switch_delay min-Tflt_clk _max -0.5-Tmargin>0</p><p>　　仿照前述分析方法:假設(shè)時鐘、數(shù)據(jù)信號線的飛行時間嚴(yán)格相等,即時鐘和數(shù)據(jù)完全匹配,然后分析它們不匹配帶來的影響.上式變?yōu)棣?lt;/p><p>　　1.5-Tmargin>0 ; 1-Tmargin>