畢業(yè)論文 基于vhdl的計(jì)程車計(jì)價(jià)器設(shè)計(jì)（含外文翻譯）

1、<p><b>　　摘 要</b></p><p>　　在實(shí)際生產(chǎn)生活中，出租車計(jì)價(jià)器系統(tǒng)是非常重要。鑒于出租車計(jì)價(jià)器系統(tǒng)的實(shí)際應(yīng)用性，本文設(shè)計(jì)了一個(gè)出租車計(jì)價(jià)器系統(tǒng)，根據(jù)預(yù)定的設(shè)計(jì)要求和設(shè)計(jì)思路，以MAX+PLUSⅡ軟件為平臺(tái)，使用VHDL硬件描述語(yǔ)言來(lái)實(shí)現(xiàn)本設(shè)計(jì)。本文的主要內(nèi)容是設(shè)計(jì)系統(tǒng)的電路結(jié)構(gòu)，編寫VHDL程序和仿真實(shí)現(xiàn)設(shè)計(jì)要求。最后使本設(shè)計(jì)不僅能實(shí)現(xiàn)計(jì)費(fèi)和預(yù)置以及模擬汽

2、車啟動(dòng)、停止、暫停等功能，還能夠動(dòng)態(tài)掃描顯示車費(fèi)數(shù)目。通過(guò)仿真模擬，得到了設(shè)計(jì)結(jié)果以及在MAX+PLUSⅡ軟件下的仿真波形。經(jīng)過(guò)對(duì)軟件仿真波形和硬件調(diào)試結(jié)果的分析，可以發(fā)現(xiàn)本文設(shè)計(jì)的出租車計(jì)價(jià)系統(tǒng)具有實(shí)用出租車計(jì)價(jià)器的基本功能，能夠完成模擬計(jì)費(fèi)及相關(guān)任務(wù)，如能進(jìn)一步的改進(jìn)，在一定范圍內(nèi)是可以實(shí)用化和市場(chǎng)化的。</p><p>　　【關(guān)鍵詞】: 出租車計(jì)費(fèi)器 FPGA MAX+PLUSⅡ VHDL</p

3、><p><b>　　ABSTRACT</b></p><p>　　The rental car mileage fare meter’s system is very important in actual production life. According to the predetermined design requirements and design id

4、eas, this paper uses the platform of MAX + PLUS Ⅱ software and VHDL hardware description language to design a taximeter system. This paper mainly introduces the structure of the system and circuit design, it not only to

5、achieve, bill, preset and simulate the start, stop, pause and other functions of car, but also to scan the showed fare number d</p><p>　　Key words: The rental car costs system FPGA MAX+PLUSⅡ VHDL</p

6、><p><b>　　目 錄</b></p><p><b>　　摘 要I</b></p><p>　　ABSTRACTII</p><p><b>　　目 錄III</b></p><p><b>　　前 言1</b>&

7、lt;/p><p><b>　　第一章 概述2</b></p><p>　　第一節(jié) 設(shè)計(jì)背景2</p><p>　　第二節(jié) EDA發(fā)展概況3</p><p>　　一、EDA系統(tǒng)框架結(jié)構(gòu)6</p><p><b>　　二、系統(tǒng)級(jí)設(shè)計(jì)7</b></p><

8、;p>　　第三節(jié) EDA技術(shù)基本特征7</p><p>　　一、“自頂向下”的設(shè)計(jì)方法8</p><p>　　二、ASIC設(shè)計(jì)8</p><p>　　三、硬件描述語(yǔ)言9</p><p>　　四、VHDL的優(yōu)點(diǎn)9</p><p>　　第四節(jié) 本章小結(jié)10</p><p>　　第二

9、章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)11</p><p>　　第一節(jié) 出租車計(jì)費(fèi)目標(biāo)11</p><p>　　第二節(jié) 基本設(shè)計(jì)思想11</p><p>　　第三節(jié) 設(shè)計(jì)方案比較12</p><p>　　第四節(jié) 本章小結(jié)14</p><p>　　第三章 基于VHDL的出租車計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)15</p><

10、;p>　　第一節(jié) VHDL相關(guān)介紹15</p><p>　　一、FPGA簡(jiǎn)介15</p><p>　　二、部分模塊設(shè)計(jì)16</p><p>　　第二節(jié) 系統(tǒng)框圖及各功能模塊的實(shí)現(xiàn)及主程序17</p><p>　　一、程序流程圖17</p><p>　　二、系統(tǒng)總體框圖18</p><

11、;p>　　三、計(jì)費(fèi)模塊的實(shí)現(xiàn)19</p><p>　　四、十進(jìn)制轉(zhuǎn)換模塊的實(shí)現(xiàn)20</p><p>　　五、車費(fèi)路程顯示模塊的實(shí)現(xiàn)21</p><p>　　六、八進(jìn)制選擇模塊實(shí)現(xiàn)22</p><p>　　七、顯示譯碼模塊實(shí)現(xiàn)23</p><p>　　第三節(jié) 本章小結(jié)24</p><

12、p>　　第四章 系統(tǒng)仿真24</p><p>　　第一節(jié) 軟件Altera Max+plus介紹24</p><p>　　一、軟件功能簡(jiǎn)介24</p><p>　　三、MAX+plus II 可編程設(shè)計(jì)流程25</p><p>　　四、項(xiàng)目編譯（設(shè)計(jì)處理）26</p><p>　　五、仿真和定時(shí)分析（項(xiàng)

13、目校驗(yàn)）27</p><p>　　六、器件編程下載27</p><p>　　七、可編程邏輯常用設(shè)計(jì)輸入法介紹28</p><p>　　第二節(jié) 模塊仿真結(jié)果28</p><p>　　一、十進(jìn)制轉(zhuǎn)換模塊的仿真結(jié)果28</p><p>　　二、計(jì)費(fèi)模塊的仿真結(jié)果29</p><p>　　三

14、、車費(fèi)路程顯示模塊的仿真結(jié)果29</p><p>　　四、八進(jìn)制選擇模塊結(jié)果驗(yàn)證29</p><p>　　五、顯示譯碼模塊結(jié)果驗(yàn)證30</p><p>　　第三節(jié) 本章小結(jié)30</p><p><b>　　第五章 結(jié)論31</b></p><p><b>　　致 謝32&l

15、t;/b></p><p><b>　　參考文獻(xiàn)33</b></p><p><b>　　附 錄34</b></p><p><b>　　一、英文原文34</b></p><p><b>　　二、中文翻譯40</b></p>&

16、lt;p>　　三、源程序代碼45</p><p>　　計(jì)費(fèi)程序模塊程序45</p><p>　　十進(jìn)制轉(zhuǎn)換模塊程序47</p><p>　　車費(fèi)路程顯示模塊程序49</p><p>　　八進(jìn)制選擇模塊程序50</p><p>　　顯示譯碼模塊程序50</p><p><b

17、>　　前 言</b></p><p>　　二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、SSI、MSI到LSI、VLSI以及UVLSI的過(guò)程。同時(shí)為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路（ASIC）逐漸取代了通用全硬件LSI電路，而ASIC以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。</p>

18、<p>　　目前，業(yè)界大量可編程邏輯器件（PLD），尤其是現(xiàn)場(chǎng)可編程邏輯器件（FPLD）被大量地應(yīng)用在ASIC的制作當(dāng)中。在可編程集成電路的開發(fā)過(guò)程中，以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果的電子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：IC設(shè)計(jì),電子電路設(shè)計(jì)以及PCB設(shè)計(jì)</p><p>　　其中電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作

19、臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言(HDL)完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。</p><p>　　硬件描

20、述語(yǔ)言(HDL—Hardware Description Language)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的

21、電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。</p><p><b>　　第一章 概述</b></p><p><b>　　第一節(jié) 設(shè)計(jì)背景</b></p><p>　　隨著出租車行業(yè)的發(fā)展，對(duì)出租車計(jì)費(fèi)器的要求也越來(lái)越高。二十世紀(jì)后半期，隨著集成電路和計(jì)算機(jī)技術(shù)的飛速發(fā)展，數(shù)字系統(tǒng)也得到了飛速發(fā)展，其實(shí)現(xiàn)方法經(jīng)歷了由分立元件、S

22、SI、MSI到LSI、VLSI以及UVLSI的過(guò)程。同時(shí)為了提高系統(tǒng)的可靠性與通用性，微處理器和專業(yè)集成電路（ASIC）逐漸取代了通用全硬件LSI電路，而ASIC以其體積小、重量輕、功耗低、速度快、成本低、保密性好而脫穎而出。目前，業(yè)界大量可編程邏輯器件（PLD），尤其是現(xiàn)場(chǎng)可編程邏輯器件（FPLD）被大量地應(yīng)用在ASIC的制作當(dāng)中。在可編程集成電路的開發(fā)過(guò)程中，以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、智能化技術(shù)最新成果的電

23、子設(shè)計(jì)自動(dòng)化（EDA）技術(shù)主要能輔助進(jìn)行三方面的設(shè)計(jì)工作：IC設(shè)計(jì),電子電路設(shè)計(jì)以及PCB設(shè)計(jì)</p><p>　　理想的可編程邏輯開發(fā)系統(tǒng)能符合大量的設(shè)計(jì)要求：它能夠支持不同結(jié)構(gòu)的器件，在多種平臺(tái)運(yùn)行，提供易于使用的界面，并且有廣泛的特征。此外，一個(gè)設(shè)計(jì)系統(tǒng)應(yīng)該能給設(shè)計(jì)師提供充分自由的設(shè)計(jì)輸入方法和設(shè)計(jì)工具選擇。Altered公司開發(fā)的MAX+PLUSⅡ開發(fā)系統(tǒng)能充分滿足可編程邏輯設(shè)計(jì)所有要求。MAX+PLUS

24、Ⅱ設(shè)計(jì)環(huán)境所提供的靈活性和高效性是無(wú)可比擬的。其豐富的圖形界面，輔之以完整的、可及時(shí)訪問(wèn)的在線文檔，使設(shè)計(jì)人員能夠輕松、愉快地掌握和使用MAX+PLUSⅡ軟件。</p><p>　　編程器是一種專門用于對(duì)可編程器（如EPROM,EEPROM,GAL,CPLD,PAL等）進(jìn)行編程的專業(yè)設(shè)備PLD器件的邏輯功能描述一般分為原理圖描述和硬件描述語(yǔ)言描述，原理圖描述是一種直觀簡(jiǎn)便的方法，它可以將現(xiàn)有的小規(guī)模集成電路實(shí)現(xiàn)的

25、功能直接用PLD器件來(lái)實(shí)現(xiàn)，而不必去將現(xiàn)有的電路用語(yǔ)言來(lái)描述，但電路圖描述方法無(wú)法做到簡(jiǎn)練；硬件描述語(yǔ)言描述是可編程器件設(shè)計(jì)的另一種描述方法，語(yǔ)言描述可能精確和簡(jiǎn)練地表示電路的邏輯功能，現(xiàn)在PLD的設(shè)計(jì)過(guò)程中廣泛使用。常用的硬件描述語(yǔ)言有ABEL,VHDL語(yǔ)言等，其中ABEL是一種簡(jiǎn)單的硬件描述語(yǔ)言，其支持布爾方程、真值表、狀態(tài)機(jī)等邏輯描述，適用于計(jì)數(shù)器、譯碼器、運(yùn)算電路、比較器等邏輯功能的描述；VHDL語(yǔ)言是一種行為描述語(yǔ)言，其編結(jié)構(gòu)

26、類似于計(jì)算機(jī)中的C語(yǔ)言，在描述復(fù)雜邏輯設(shè)計(jì)時(shí)，非常簡(jiǎn)潔，具有很強(qiáng)的邏輯描述和仿真能力，是未來(lái)硬件設(shè)計(jì)語(yǔ)言的主流。</p><p>　　VHDL就是超高速集成電路硬件描述語(yǔ)言。覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。在VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)過(guò)層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。使用期長(zhǎng)，不會(huì)因工藝變化而使描

27、述過(guò)時(shí)。因?yàn)閂HDL的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。</p><p>　　第二節(jié) EDA發(fā)展概況</p><p>　　電子設(shè)計(jì)技術(shù)的核心就是EDA技術(shù)，EDA是指以計(jì)算機(jī)為工作臺(tái)，融合應(yīng)用電子技術(shù)、計(jì)算

28、機(jī)技術(shù)、智能化技術(shù)最新成果而研制成的電子CAD通用軟件包，主要能輔助進(jìn)行三方面的設(shè)計(jì)工作，即IC設(shè)計(jì)、電子電路設(shè)計(jì)和PCB設(shè)計(jì)。EDA技術(shù)已有30年的發(fā)展歷程，大致可分為三個(gè)階段。70年代為計(jì)算機(jī)輔助設(shè)計(jì)(CAD)階段，人們開始用計(jì)算機(jī)輔助進(jìn)行IC版圖編輯、PCB布局布線，取代了手工操作。80年代為計(jì)算機(jī)輔助工程(CAE)階段。與CAD相比，CAE除了有純粹的圖形繪制功能外，又增加了電路功能設(shè)計(jì)和結(jié)構(gòu)設(shè)計(jì)，并且通過(guò)電氣連接網(wǎng)絡(luò)表將兩者結(jié)

29、合在一起，實(shí)現(xiàn)了工程設(shè)計(jì)。CAE的主要功能是：原理圖輸入，邏輯仿真，電路分析，自動(dòng)布局布線，PCB后分析。90年代為電子系統(tǒng)設(shè)計(jì)自動(dòng)化(EDA)階段。</p><p>　　中國(guó)EDA市場(chǎng)已漸趨成熟，不過(guò)大部分設(shè)計(jì)工程師面向的是PC主板和小型ASIC領(lǐng)域，僅有小部分（約11%）的設(shè)計(jì)人員開發(fā)復(fù)雜的片上系統(tǒng)器件。為了與臺(tái)灣和美國(guó)的設(shè)計(jì)工程師形成更有力的競(jìng)爭(zhēng)，中國(guó)的設(shè)計(jì)隊(duì)伍有必要購(gòu)入一些最新的EDA技術(shù)。</p&

30、gt;<p>　　在信息通信領(lǐng)域，要優(yōu)先發(fā)展高速寬帶信息網(wǎng)、深亞微米集成電路、新型元器件、計(jì)算機(jī)及軟件技術(shù)、第三代移動(dòng)通信技術(shù)、信息管理、信息安全技術(shù)，積極開拓以數(shù)字技術(shù)、網(wǎng)絡(luò)技術(shù)為基礎(chǔ)的新一代信息產(chǎn)品，發(fā)展新興產(chǎn)業(yè)，培育新的經(jīng)濟(jì)增長(zhǎng)點(diǎn)。要大力推進(jìn)制造業(yè)信息化，積極開展計(jì)算機(jī)輔助設(shè)計(jì)（CAD）、計(jì)算機(jī)輔助工程（CAE）、計(jì)算機(jī)輔助工藝（CAPP）、計(jì)算機(jī)機(jī)輔助制造（CAM）、產(chǎn)品數(shù)據(jù)管理（PDM）、制造資源計(jì)劃（MRPII

31、）及企業(yè)資源管理（ERP）等。有條件的企業(yè)可開展“網(wǎng)絡(luò)制造”，便于合作設(shè)計(jì)、合作制造，參與國(guó)內(nèi)和國(guó)際競(jìng)爭(zhēng)。開展“數(shù)控化”工程和“數(shù)字化”工程。自動(dòng)化儀表的技術(shù)發(fā)展趨勢(shì)的測(cè)試技術(shù)、控制技術(shù)與計(jì)算機(jī)技術(shù)、通信技術(shù)進(jìn)一步融合，形成測(cè)量、控制、通信與計(jì)算機(jī)（M3C）結(jié)構(gòu)。在ASIC和PLD設(shè)計(jì)方面，向超高速、高密度、低功耗、低電壓方向發(fā)展。外設(shè)技術(shù)與EDA工程相結(jié)合的市場(chǎng)前景看好，如組合超大屏幕的相關(guān)連接，多屏幕技術(shù)也有所發(fā)展。</p&g

32、t;<p>　　中國(guó)自1995年以來(lái)加速開發(fā)半導(dǎo)體產(chǎn)業(yè)，先后建立了幾所設(shè)計(jì)中心，推動(dòng)系列設(shè)計(jì)活動(dòng)以應(yīng)對(duì)亞太地區(qū)其它EDA市場(chǎng)的競(jìng)爭(zhēng)。 </p><p>　　在EDA軟件開發(fā)方面，目前主要集中在美國(guó)。但各國(guó)也正在努力開發(fā)相應(yīng)的工具。日本、韓國(guó)都有ASIC設(shè)計(jì)工具，但不對(duì)外開放 。中國(guó)華大集成電路設(shè)計(jì)中心，也提供IC設(shè)計(jì)軟件，但性能不是很強(qiáng)。相信在不久的將來(lái)會(huì)有更多更好的設(shè)計(jì)工具有各地開花并結(jié)果。

33、據(jù)最新統(tǒng)計(jì)顯示，中國(guó)和印度正在成為電子設(shè)計(jì)自動(dòng)化領(lǐng)域發(fā)展最快的兩個(gè)市場(chǎng)，年復(fù)合增長(zhǎng)率分別達(dá)到了50%和30%。</p><p>　　EDA技術(shù)發(fā)展迅猛，完全可以用日新月異來(lái)描述。EDA技術(shù)的應(yīng)用廣泛，現(xiàn)在已涉及到各行各業(yè)。EDA水平不斷提高，設(shè)計(jì)工具趨于完美的地步。EDA市場(chǎng)日趨成熟，但我國(guó)的研發(fā)水平還很有限，需迎頭趕上。</p><p>　　可編程邏輯器件自70年代以來(lái)經(jīng)歷了PAL，GA

34、LCPLD,FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA高密度可編程邏輯器件，目前集成度已高達(dá)200萬(wàn)門/片，它將各模塊ASC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，他可以很容易的轉(zhuǎn)換掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。</p><p>　　硬件描述語(yǔ)言（HDL）是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，他用軟件編

35、程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和鏈接形式，與傳統(tǒng)的門級(jí)描述方式相比，他更適合于大規(guī)模系統(tǒng)的設(shè)計(jì)。 例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，而利用VHDL語(yǔ)言只需要書寫一行A=B+C即可。而且VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言如ABEL,HDL,AHDL,由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年，美國(guó)

36、國(guó)防部正式推出了告訴集成電路硬件描述語(yǔ)言VHDL，1987年IEEE采納VHDL為硬件描述語(yǔ)言標(biāo)準(zhǔn)（IEEE STD-1076）。</p><p>　　VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)。寄存器傳輸級(jí)和邏輯門多個(gè)設(shè)計(jì)層次，支持結(jié)構(gòu)、數(shù)據(jù)流和行為三中描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件語(yǔ)言的功能，整個(gè)自頂向下或由下向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。VHDL還具有以下特點(diǎn)：1

37、VHDL的寬范圍描述能力是他成為高層設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而花較少的精力于物理實(shí)現(xiàn)。VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。3.VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。4.VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的EDA廠商支持，因此移植性好。傳統(tǒng)的硬件電路設(shè)計(jì)方法是采用自下而上的設(shè)計(jì)方法，即根據(jù)系統(tǒng)對(duì)硬件的要求，詳細(xì)編制技術(shù)規(guī)格

38、書，并畫出系統(tǒng)控制流圖；然后根據(jù)技術(shù)規(guī)格書和系統(tǒng)控制流圖，對(duì)系統(tǒng)的功能進(jìn)行細(xì)化，合理地劃分功能模塊，并畫出系統(tǒng)的功能框圖；接著就進(jìn)行各功能模塊的細(xì)化和電路設(shè)計(jì)；各功能模塊電路設(shè)計(jì)、調(diào)試完成后，將各功能模塊的硬件電路連接起來(lái)再進(jìn)行系統(tǒng)的調(diào)試，最后完成整個(gè)系統(tǒng)的硬件設(shè)計(jì)。采用傳統(tǒng)方法設(shè)計(jì)數(shù)字系統(tǒng)，特</p><p>　　覆蓋面廣，描述能力強(qiáng)，是一個(gè)多層次的硬件描述語(yǔ)言。在VHDL語(yǔ)言中，設(shè)計(jì)的原始描述可以非常簡(jiǎn)練，經(jīng)

39、過(guò)層層加強(qiáng)后，最終可成為直接付諸生產(chǎn)的電路或版圖參數(shù)描述。</p><p>　　具有良好的可讀性，即容易被計(jì)算機(jī)接受，也容易被讀者理解。</p><p>　　使用期長(zhǎng)，不會(huì)因工藝變化而使描述過(guò)時(shí)。因?yàn)閂HDL的硬件描述與工藝無(wú)關(guān)，當(dāng)工藝改變時(shí)，只需修改相應(yīng)程序中的屬性參數(shù)即可。</p><p>　　支持大規(guī)模設(shè)計(jì)的分解和已有設(shè)計(jì)的再利用。一個(gè)大規(guī)模的設(shè)計(jì)不可能由一個(gè)

40、人獨(dú)立完成，必須由多人共同承擔(dān)，VHDL為設(shè)計(jì)的分解和設(shè)計(jì)的再利用提供了有力的支持。</p><p>　　當(dāng)電路系統(tǒng)采用VHDL語(yǔ)言設(shè)計(jì)其硬件時(shí)，與傳統(tǒng)的電路設(shè)計(jì)方法相比較，具有如下的特點(diǎn)：即從系統(tǒng)總體要求出發(fā)，自上而下地逐步將設(shè)計(jì)的內(nèi)容細(xì)化，最后完成系統(tǒng)硬件的整體設(shè)計(jì)。</p><p>　　在設(shè)計(jì)的過(guò)程中，對(duì)系統(tǒng)自上而下分成三個(gè)層次進(jìn)行設(shè)計(jì)：</p><p>　　

41、第一層次是行為描述。所謂行為描述，實(shí)質(zhì)上就是對(duì)整個(gè)系統(tǒng)的數(shù)學(xué)模型的描述。一般來(lái)說(shuō)，對(duì)系統(tǒng)進(jìn)行行為描述的目的是試圖在系統(tǒng)設(shè)計(jì)的初始階段，通過(guò)對(duì)系統(tǒng)行為描述的仿真來(lái)發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題。在行為描述階段，并不真正考慮其實(shí)際的操作和算法用何種方法來(lái)實(shí)現(xiàn)，而是考慮系統(tǒng)的結(jié)構(gòu)及其工作的過(guò)程是否能到達(dá)系統(tǒng)設(shè)計(jì)的要求。</p><p>　　第二層次是RTL方式描述。這一層次稱為寄存器傳輸描述（又稱數(shù)據(jù)流描述）。如前所述，用行為方

42、式描述的系統(tǒng)結(jié)構(gòu)的程序，其抽象程度高，是很難直接映射到具體邏輯元件結(jié)構(gòu)的。要想得到硬件的具體實(shí)現(xiàn)，必須將行為方式描述的VHDL語(yǔ)言程序改寫為RTL方式描述的VHDL語(yǔ)言程序。也就是說(shuō)，系統(tǒng)采用RTL方式描述，才能導(dǎo)出系統(tǒng)的邏輯表達(dá)式，才能進(jìn)行邏輯綜合。</p><p>　　第三層次是邏輯綜合。即利用邏輯綜合工具，將RTL方式描述的程序轉(zhuǎn)換成用基本邏輯元件表示的文件（門級(jí)網(wǎng)絡(luò)表）。此時(shí)，如果需要，可將邏輯綜合的結(jié)果

43、以邏輯原理圖的方式輸出。此后可對(duì)綜合的結(jié)果在門電路級(jí)上進(jìn)行仿真，并檢查其時(shí)序關(guān)系。應(yīng)用邏輯綜合工具產(chǎn)生的門網(wǎng)絡(luò)表，將其轉(zhuǎn)換成PLD的編程碼，即可利用PLD實(shí)現(xiàn)硬件電路的設(shè)計(jì)。</p><p>　　由自上而下的設(shè)計(jì)過(guò)程可知，從總體行為設(shè)計(jì)開始到最終的邏輯綜合，每一步都要進(jìn)行仿真檢查，這樣有利于盡早發(fā)現(xiàn)設(shè)計(jì)中存在的問(wèn)題，從而可以大大縮短系統(tǒng)的設(shè)計(jì)周期。</p><p>　　由于目前眾多制造PL

44、D芯片的廠家，其工具軟件均支持VHDL語(yǔ)言的編程。所以利用VHDL語(yǔ)言設(shè)計(jì)數(shù)字系統(tǒng)時(shí)，可以根據(jù)硬件電路的設(shè)計(jì)需要，自行利用PLD設(shè)計(jì)自用的ASIC芯片，而無(wú)須受通用元器件的限制。</p><p>　　一、EDA系統(tǒng)框架結(jié)構(gòu) </p><p>　　EDA系統(tǒng)框架結(jié)構(gòu)（FRAMEWORK）是一套配置和使用EDA軟件包的規(guī)范。目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如CADENCE公司的Desig

45、n Framework，Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國(guó)際ＣＦＩ組織制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)?？蚣芙Y(jié)構(gòu)能將來(lái)自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過(guò)程中的信息傳輸與共享，是并行工程和自頂向下設(shè)計(jì)施的實(shí)現(xiàn)基礎(chǔ)。</p><p>　　EDA技術(shù)的每一次進(jìn)步，都引起了設(shè)計(jì)層次上的一次飛躍，從設(shè)計(jì)層次

46、上分，70年代為物理級(jí)設(shè)計(jì)（CAD），80年代為電路級(jí)設(shè)計(jì)（CAE），９０年代進(jìn)入到系統(tǒng)級(jí)設(shè)計(jì)（EDA）。物理級(jí)設(shè)計(jì)主要指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成，對(duì)電子工程師沒(méi)有太大的意義，因此本文重點(diǎn)介紹電路級(jí)設(shè)計(jì)和系統(tǒng)級(jí)設(shè)計(jì)。</p><p>　　仿真通過(guò)后，根據(jù)原理圖產(chǎn)生的電氣連接網(wǎng)絡(luò)表進(jìn)行PCB板的自動(dòng)布局布線。在制作PCB板之前還可以進(jìn)行PCB后分析，其中包括熱分析、噪聲及竄擾分析、電磁兼容分析、可靠性分析

47、等，并可將分析后的結(jié)果參數(shù)反標(biāo)回電路圖，進(jìn)行第二次仿真，也稱為后仿真。后仿真主要是檢驗(yàn)PCB板在實(shí)際工作環(huán)境中的可行性。由此可見，電路級(jí)的EDA技術(shù)使電子工程師在實(shí)際的電子系統(tǒng)產(chǎn)生前，就可以全面地了解系統(tǒng)的功能特性和物理特性，從而將開發(fā)風(fēng)險(xiǎn)消滅在設(shè)計(jì)階段，縮短了開發(fā)時(shí)間，降低了開發(fā)成本。</p><p><b>　　二、系統(tǒng)級(jí)設(shè)計(jì)</b></p><p>　　進(jìn)入90

48、年代以來(lái)，電子信息類產(chǎn)品的開發(fā)明顯呈現(xiàn)兩個(gè)特點(diǎn)：一是產(chǎn)品復(fù)雜程度提高；二是產(chǎn)品上市時(shí)限緊迫。然而，電路級(jí)設(shè)計(jì)本質(zhì)上是基于門級(jí)描述的單層次設(shè)計(jì)，設(shè)計(jì)的所有工作（包括設(shè)計(jì)輸入、仿真和分析、設(shè)計(jì)修改等）都是在基本邏輯門這一層次上進(jìn)行的，顯然這種設(shè)計(jì)方法不能適應(yīng)新的形勢(shì)，一種高層次的電子設(shè)計(jì)方法，也即系統(tǒng)級(jí)設(shè)計(jì)方法，應(yīng)運(yùn)而生。高層次設(shè)計(jì)是一種“概念驅(qū)動(dòng)式”設(shè)計(jì)，設(shè)計(jì)人員無(wú)須通過(guò)原理圖描述電路，而是針對(duì)設(shè)計(jì)目標(biāo)進(jìn)行功能描述。由于擺脫了電路細(xì)節(jié)的束

49、縛，設(shè)計(jì)人員可以把精力集中于創(chuàng)造性的方案與概念的構(gòu)思上，而且這些概念構(gòu)思以高層次描述的形式輸人計(jì)算機(jī)，EDA系統(tǒng)就能以規(guī)則驅(qū)動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)。這樣，新的概念就能迅速有效地成為產(chǎn)品，大大縮短了，產(chǎn)品的研制周期。不僅如此，高層次設(shè)計(jì)只是定義系統(tǒng)的行為特性，可以不涉及實(shí)現(xiàn)工藝，因此還可以在廠家綜合庫(kù)的支持下，利用綜合優(yōu)化工。</p><p>　　第三節(jié) EDA技術(shù)基本特征</p><p>

50、;　　EDA代表了當(dāng)今電子設(shè)計(jì)技術(shù)的最新發(fā)展方向，它的基本特征是：設(shè)計(jì)人員按照“自頂向下”的設(shè)計(jì)方法，對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)實(shí)現(xiàn)，然后采用硬件描述語(yǔ)言(HDL)完成系統(tǒng)行為級(jí)設(shè)計(jì)，最后通過(guò)綜合器和適配器生成最終的目標(biāo)器件。這樣的設(shè)計(jì)方法被稱為高層次的電子設(shè)計(jì)方法。下面介紹與ESDA基本特征有關(guān)的幾個(gè)概念。</p><p>　　一、“自頂向下”的設(shè)計(jì)方法

51、</p><p>　　10年前，電子設(shè)計(jì)的基本思路還是選擇標(biāo)準(zhǔn)集成電路“自底向上”的構(gòu)造出一個(gè)新的系統(tǒng)，這樣的設(shè)計(jì)方法就如同一磚一瓦建造金字塔，不僅效率低、成本高而且容易出錯(cuò)。</p><p>　　高層次設(shè)計(jì)給我們提供了一種“自頂向下”(Top–Down)的全新設(shè)計(jì)方法，這種設(shè)計(jì)方法首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能方框圖的劃分和結(jié)構(gòu)設(shè)計(jì)。在方框圖一級(jí)進(jìn)行仿真、糾錯(cuò)，并用硬件描述語(yǔ)言對(duì)高層

52、次的系統(tǒng)行為進(jìn)行描述，在系統(tǒng)一級(jí)進(jìn)行驗(yàn)證。然后用綜合優(yōu)化工具生成具體門電路的網(wǎng)表，其對(duì)應(yīng)的物理實(shí)現(xiàn)級(jí)可以是印刷電路板或?qū)Ｓ眉呻娐?。由于設(shè)計(jì)的主要仿真和調(diào)試過(guò)程是在高層次上完成的，這一方面有利于早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)上的錯(cuò)誤，避免設(shè)計(jì)工作的浪費(fèi)，同時(shí)也減少了邏輯功能仿真的工作量，提高了設(shè)計(jì)的一次成功率。</p><p><b>　　二、ASIC設(shè)計(jì)</b></p><p>

53、　　現(xiàn)代電子產(chǎn)品的復(fù)雜度日益加深，一個(gè)電子系統(tǒng)可能由數(shù)萬(wàn)個(gè)中小規(guī)模集成電路構(gòu)成，這就帶來(lái)了體積大、功耗大、可靠性差的問(wèn)題，解決這一問(wèn)題的有效方法就是采用ASIC(Application Specific Integrated Circuits)芯片進(jìn)行設(shè)計(jì)。ASIC按照設(shè)計(jì)方法的不同可分為：全定制ASIC，半定制ASIC，可編程ASIC(也稱為可編程邏輯器件)。</p><p>　　設(shè)計(jì)全定制ASIC芯片時(shí)，設(shè)計(jì)

54、師要定義芯片上所有晶體管的幾何圖形和工藝規(guī)則，最后將設(shè)計(jì)結(jié)果交由IC廠家掩膜制造完成。優(yōu)點(diǎn)是：芯片可以獲得最優(yōu)的性能，即面積利用率高、速度快、功耗低。缺點(diǎn)是：開發(fā)周期長(zhǎng)，費(fèi)用高，只適合大批量產(chǎn)品開發(fā)。</p><p>　　半定制ASIC芯片的版圖設(shè)計(jì)方法有所不同，分為門陣列設(shè)計(jì)法和標(biāo)準(zhǔn)單元設(shè)計(jì)法，這兩種方法都是約束性的設(shè)計(jì)方法，其主要目的就是簡(jiǎn)化設(shè)計(jì)，以犧牲芯片性能為代價(jià)來(lái)縮短開發(fā)時(shí)間。</p>&

55、lt;p>　　可編程邏輯芯片與上述掩膜ASIC的不同之處在于：設(shè)計(jì)人員完成版圖設(shè)計(jì)后，在實(shí)驗(yàn)室內(nèi)就可以燒制出自己的芯片,無(wú)須IC廠家的參與，大大縮短了開發(fā)周期。</p><p>　　可編程邏輯器件自七十年代以來(lái)，經(jīng)歷了PAL、GAL、CPLD、FPGA幾個(gè)發(fā)展階段，其中CPLD/FPGA屬高密度可編程邏輯器件，目前集成度已高達(dá)200萬(wàn)門/片，它將掩膜ASIC集成度高的優(yōu)點(diǎn)和可編程邏輯器件設(shè)計(jì)生產(chǎn)方便的特點(diǎn)結(jié)

56、合在一起，特別適合于樣品研制或小批量產(chǎn)品開發(fā)，使產(chǎn)品能以最快的速度上市，而當(dāng)市場(chǎng)擴(kuò)大時(shí)，它可以很容易的轉(zhuǎn)由掩膜ASIC實(shí)現(xiàn)，因此開發(fā)風(fēng)險(xiǎn)也大為降低。</p><p>　　上述ASIC芯片，尤其是CPLD/FPGA器件，已成為現(xiàn)代高層次電子設(shè)計(jì)方法的實(shí)現(xiàn)載體。</p><p><b>　　三、硬件描述語(yǔ)言</b></p><p>　　硬件描述語(yǔ)言

57、(HDL—Hardware Description Language)是一種用于設(shè)計(jì)硬件電子系統(tǒng)的計(jì)算機(jī)語(yǔ)言，它用軟件編程的方式來(lái)描述電子系統(tǒng)的邏輯功能、電路結(jié)構(gòu)和連接形式，與傳統(tǒng)的門級(jí)描述方式相比，它更適合大規(guī)模系統(tǒng)的設(shè)計(jì)。例如一個(gè)32位的加法器，利用圖形輸入軟件需要輸入500至1000個(gè)門，而利用VHDL語(yǔ)言只需要書寫一行A=B+C即可，而且VHDL語(yǔ)言可讀性強(qiáng)，易于修改和發(fā)現(xiàn)錯(cuò)誤。早期的硬件描述語(yǔ)言，如ABEL–HDL、AHDL，

58、由不同的EDA廠商開發(fā)，互不兼容，而且不支持多層次設(shè)計(jì)，層次間翻譯工作要由人工完成。為了克服以上不足，1985年美國(guó)國(guó)防部正式推出了VHDL(Very High Speed IC Hardware Description Language)語(yǔ)言，1987年IEEE采納VHDL為硬件描述語(yǔ)言標(biāo)準(zhǔn)(IEEE STD-1076)。</p><p>　　VHDL是一種全方位的硬件描述語(yǔ)言，包括系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏

59、輯門級(jí)多個(gè)設(shè)計(jì)層次,支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，因此VHDL幾乎覆蓋了以往各種硬件描述語(yǔ)言的功能，整個(gè)自頂向下或自底向上的電路設(shè)計(jì)過(guò)程都可以用VHDL來(lái)完成。</p><p><b>　　四、VHDL的優(yōu)點(diǎn)</b></p><p>　　(1)VHDL的寬范圍描述能力使它成為高層次設(shè)計(jì)的核心，將設(shè)計(jì)人員的工作重心提高到了系統(tǒng)功能的實(shí)現(xiàn)與調(diào)試，而化較少的

60、精力于物理實(shí)現(xiàn)。</p><p>　　(2)VHDL可以用簡(jiǎn)潔明確的代碼描述來(lái)進(jìn)行復(fù)雜控制邏輯的設(shè)計(jì)，靈活且方便，而且也便于設(shè)計(jì)結(jié)果的交流、保存和重用。</p><p>　　(3)VHDL的設(shè)計(jì)不依賴于特定的器件，方便了工藝的轉(zhuǎn)換。</p><p>　　(4)VHDL是一個(gè)標(biāo)準(zhǔn)語(yǔ)言，為眾多的EDA廠商支持，因此移植性好。</p><p>&l

61、t;b>　　五、系統(tǒng)框架結(jié)構(gòu)</b></p><p>　　EDA系統(tǒng)框架結(jié)構(gòu)(Framework)是一套配置和使用EDA軟件包的規(guī)范，目前主要的EDA系統(tǒng)都建立了框架結(jié)構(gòu)，如Cadence公司的Design Framework，Mentor公司的Falcon Framework，而且這些框架結(jié)構(gòu)都遵守國(guó)際CFI組織(CAD Framework Initiative)制定的統(tǒng)一技術(shù)標(biāo)準(zhǔn)。Frame

62、work能將來(lái)自不同EDA廠商的工具軟件進(jìn)行優(yōu)化組合，集成在一個(gè)易于管理的統(tǒng)一的環(huán)境之下，而且還支持任務(wù)之間、設(shè)計(jì)師之間以及整個(gè)產(chǎn)品開發(fā)過(guò)程中信息的傳輸與共享，是并行工程和Top–Down設(shè)計(jì)方法的實(shí)現(xiàn)基礎(chǔ)。</p><p><b>　　第四節(jié) 本章小結(jié)</b></p><p>　　本章主要介紹了整個(gè)論文設(shè)計(jì)的一些背景，包括EDA本身的一些特點(diǎn)以及在EDA目前的大致發(fā)

63、展情況，相對(duì)于后面的設(shè)計(jì)內(nèi)容，本章算是介紹了一些要可能涉及到得基本知識(shí)。</p><p>　　第二章 出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)</p><p>　　第一節(jié) 出租車計(jì)費(fèi)目標(biāo)</p><p>　　本文中出租車的計(jì)費(fèi)工作原理一般分成3個(gè)階段：</p><p>　?、佘嚻鸩介_始計(jì)費(fèi)。首先顯示起步價(jià)（本次設(shè)計(jì)起步費(fèi)為7.00元）,車在行駛3 km以內(nèi)，只收

64、起步價(jià)7.00元。</p><p>　?、谲囆旭偝^(guò)3 km后，按每公里2.2元計(jì)費(fèi)（在7.00元基礎(chǔ)上每行駛1 km車費(fèi)加2.2元），車費(fèi)依次累加。</p><p>　?、坌旭偮烦踢_(dá)到或超過(guò)9 km后(車費(fèi)達(dá)到20元)，每公里加收50%的車費(fèi),車費(fèi)變成按每公里3.3元開始計(jì)費(fèi)。車暫時(shí)停止（行駛中遇紅燈或中途暫時(shí)停車）不計(jì)費(fèi)，車費(fèi)保持不變。若停止則車費(fèi)清零，等待下一次計(jì)費(fèi)的開始。</

65、p><p>　　第二節(jié) 基本設(shè)計(jì)思想</p><p>　　一、根據(jù)出租車計(jì)費(fèi)原理，將出租車計(jì)費(fèi)部分由5個(gè)計(jì)數(shù)器來(lái)完成分別為counterA，counterB，counterC，counterD，counterE。①計(jì)數(shù)器A完成車費(fèi)百位計(jì)數(shù)。②計(jì)數(shù)器B完成車費(fèi)十位和個(gè)位③計(jì)數(shù)器C完成車費(fèi)角和分。④計(jì)數(shù)器D完成計(jì)數(shù)到30（完成車費(fèi)的起步價(jià)）。⑤計(jì)數(shù)器E完成模擬實(shí)現(xiàn)車行駛100m的功能。</p

66、><p>　　二、行駛過(guò)程中車費(fèi)附加50%的功能：由比較器實(shí)現(xiàn)。</p><p>　　三、車費(fèi)的顯示：由動(dòng)態(tài)掃描電路來(lái)完成。用專用模塊來(lái)實(shí)現(xiàn)，完成數(shù)據(jù)的輸入即動(dòng)態(tài)數(shù)據(jù)的顯示。</p><p>　　四、通過(guò)分析可以設(shè)計(jì)出系統(tǒng)的頂層框圖如圖2.1所示：</p><p>　　圖2.1 系統(tǒng)的頂層框圖</p><p>　　第三節(jié)

67、設(shè)計(jì)方案比較</p><p>　　方案一：采用數(shù)字電路控制。其原理方框圖如圖2.2所示。采用傳感器件，輸出脈沖信號(hào)，經(jīng)過(guò)放大整形作為移位寄存器的脈沖，實(shí)現(xiàn)計(jì)價(jià)，但是考慮到這種電路過(guò)于簡(jiǎn)單，性能不夠穩(wěn)定，而且不能調(diào)節(jié)單價(jià)，也不能根據(jù)天氣調(diào)節(jié)計(jì)費(fèi)標(biāo)準(zhǔn)，電路不夠?qū)嵱?，所以我們不予采用?lt;/p><p><b>　　圖2.2</b></p><p>　

68、　方案二：采用單片機(jī)控制。利用單片機(jī)豐富的IO端口，及其控制的靈活性，實(shí)現(xiàn)基本的里程計(jì)價(jià)功能和價(jià)格調(diào)節(jié)、時(shí)鐘顯示功能。其原理如圖2.3所示。</p><p>　　單片機(jī)方案有較大的活動(dòng)空間，不但能實(shí)現(xiàn)所要求的功能而且能在很大的程度上擴(kuò)展功能，而且還可以方便的對(duì)系統(tǒng)進(jìn)行升級(jí)。</p><p>　　缺點(diǎn)在于實(shí)現(xiàn)起來(lái)相對(duì)比較復(fù)雜，因此暫不考慮這種方法。</p><p>&

69、lt;b>　　圖2.3</b></p><p>　　方案三：采用VHDL語(yǔ)言</p><p>　　VHDL具有功能強(qiáng)大的語(yǔ)言結(jié)構(gòu)，可以用簡(jiǎn)潔明確的源代碼來(lái)描述復(fù)雜的邏輯控制。它具有多層次的設(shè)計(jì)描述功能，層層細(xì)化，最后可直接生成電路級(jí)描述。而且它還支持各種設(shè)計(jì)方法，既支持自底向上的設(shè)計(jì)，又支持自頂向下的設(shè)計(jì)；既支持模塊化設(shè)計(jì)，又支持層次化設(shè)計(jì)。VHDL采用基于庫(kù)（Libra

70、ry）的設(shè)計(jì)方法，可以建立各種可再次利用的模塊。這些模塊可以預(yù)先設(shè)計(jì)或使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放到庫(kù)中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用，可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間進(jìn)行交流和共享，減少硬件電路設(shè)計(jì)。除此之外，采用VHDL耗費(fèi)資源比較小，速度比較快，效率比較高，且易于共享和復(fù)用。</p><p>　　故綜合以上幾點(diǎn)我們選擇VHDL語(yǔ)言來(lái)設(shè)計(jì)計(jì)程車計(jì)價(jià)器。</p><p><

71、b>　　第四節(jié) 本章小結(jié)</b></p><p>　　本章主要闡述了我對(duì)于出租車計(jì)價(jià)器這個(gè)設(shè)計(jì)的基本的思路，以及參考多種方案并進(jìn)行對(duì)比，最終選定采用VHDL語(yǔ)言進(jìn)行設(shè)計(jì)。</p><p>　　第三章 基于VHDL的出租車計(jì)費(fèi)系統(tǒng)的實(shí)現(xiàn)</p><p>　　第一節(jié) VHDL相關(guān)介紹</p><p><b>　　一、F

72、PGA簡(jiǎn)介</b></p><p>　　現(xiàn)場(chǎng)可編程門陣列FPGA（FieldProgrammable Gate Array）是美國(guó)Xilinx公司于1984年首先開發(fā)的一種通用型用戶可編程器件。FPGA既具有門陣列器件的高集成度和通用性，又有可編程邏輯器件用戶可編程的靈活性。 </p><p>　　FPGA由可編程邏輯單元陣列、布線資源和可編程的I／O單元陣列構(gòu)成，一個(gè)FPGA

73、包含豐富的邏輯門、寄存器和I／O資源。一片F(xiàn)PGA芯片就可以實(shí)現(xiàn)數(shù)百片甚至更多個(gè)標(biāo)準(zhǔn)數(shù)字集成電路所實(shí)現(xiàn)的系統(tǒng)。</p><p>　　FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I／O單元都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。使用FPGA還可以實(shí)現(xiàn)動(dòng)態(tài)配置、在線系統(tǒng)重構(gòu)（可以在系統(tǒng)運(yùn)行的不同時(shí)刻，按需要改變電路的功能，使系統(tǒng)具備多種空間相

74、關(guān)或時(shí)間相關(guān)的任務(wù)）及硬件軟化、軟件硬化等功能。 </p><p><b>　　二、部分模塊設(shè)計(jì) </b></p><p>　　FPGA部分可劃分成兩個(gè)模塊，其中正弦波發(fā)生器模塊又可細(xì)分成幾個(gè)小模塊。 </p><p><b>　?、冁i存器設(shè)計(jì) </b></p><p>　　鎖存器用來(lái)將單片機(jī)送來(lái)的

75、頻率數(shù)據(jù)鎖存穩(wěn)定在FPGA中，可以用片內(nèi)的鎖存器資源（或用觸發(fā)器）來(lái)構(gòu)成。 </p><p><b>　?、谶\(yùn)算器設(shè)計(jì) </b></p><p>　　運(yùn)算器是用來(lái)將頻率數(shù)據(jù)轉(zhuǎn)換成正弦波點(diǎn)與點(diǎn)之間的定時(shí)數(shù)據(jù)。該運(yùn)算器實(shí)際上最終可轉(zhuǎn)換成一除法器。該除法器描述如下： </p><p>　　—VECTOR（WIDTH— R－1 DOWNTO 0））；

76、</p><p>　　END COMPONENT； </p><p>　　上述描述實(shí)際上是調(diào)用了Altera公司的參數(shù)化模塊庫(kù)（LPM）中的一個(gè)元件。元件描述后，只要在程序中用Generic map和port map語(yǔ)句映射該元件即可。所要注意的是，上述口信號(hào)remainder是numerator和denominator模運(yùn)算的結(jié)果，所以應(yīng)將remainder與denominator／2相

77、比較，實(shí)際結(jié)果應(yīng)在比較的基礎(chǔ)上決定加1還是不加1。 </p><p><b>　?、鄱〞r(shí)器設(shè)計(jì) </b></p><p>　　定時(shí)器根據(jù)運(yùn)算器傳來(lái)的定時(shí)數(shù)據(jù)定時(shí)。它可以通過(guò)對(duì)基準(zhǔn)時(shí)鐘計(jì)數(shù)來(lái)實(shí)現(xiàn)，當(dāng)定時(shí)時(shí)間一到，就觸發(fā)波形的輸出。 </p><p>　　設(shè)計(jì)中采用了兩個(gè)計(jì)數(shù)模塊來(lái)同時(shí)計(jì)數(shù)，一個(gè)模塊計(jì)數(shù)時(shí)鐘的上邊沿，而另一模塊則計(jì)數(shù)時(shí)鐘的下邊沿。這

78、樣相當(dāng)于使系統(tǒng)時(shí)鐘頻率提高了一倍，充分利用了系統(tǒng)資源。 </p><p><b>　?、懿ㄐ屋敵?</b></p><p>　　波形輸出是當(dāng)定時(shí)器滿足定時(shí)要求觸發(fā)后就輸出此時(shí)的正弦值，多個(gè)點(diǎn)的觸發(fā)輸出就形成了一個(gè)正弦波。 </p><p>　　為節(jié)省芯片資源，這部分求某時(shí)正弦值的功能不采用構(gòu)造運(yùn)算器來(lái)算出正弦值，而是利用查表結(jié)構(gòu)。象Xilinx

79、公司FPGA芯片則可以利用CLB塊來(lái)配置RAM或直接利用Logiblox來(lái)生成。還有象Altera公司的Flex10k系列就用查找表結(jié)構(gòu)（LUT）來(lái)構(gòu)建片內(nèi)ROM或RAM。在工程文件中創(chuàng)建RAM或ROM塊以后，可以通過(guò)將各時(shí)刻的正弦值（以ASCII字符表示）寫進(jìn)MIF文件（初始化文件）中，從而存儲(chǔ)在RAM或ROM塊中。在定時(shí)器觸發(fā)后生成該時(shí)的地址，通過(guò)查詢?cè)揜AM或ROM塊就可輸出該時(shí)得正弦值。 </p><p>

80、;　　第二節(jié) 系統(tǒng)框圖及各功能模塊的實(shí)現(xiàn)及主程序</p><p><b>　　一、程序流程圖</b></p><p><b>　　圖3.1程序流程圖</b></p><p><b>　　二、系統(tǒng)總體框圖</b></p><p>　　下圖所示為系統(tǒng)的總體框圖，該系統(tǒng)主要由負(fù)責(zé)汽車

81、啟動(dòng)，停止，暫停，加速等功能的計(jì)費(fèi)模塊，負(fù)責(zé)把車費(fèi)和路程轉(zhuǎn)化為4位10進(jìn)制數(shù)的轉(zhuǎn)換模塊，負(fù)責(zé)顯示車費(fèi)和路程的顯示模塊，以及復(fù)位模塊和顯示譯碼模塊等5個(gè)模塊組成。</p><p>　　圖3.2 系統(tǒng)總體框圖</p><p><b>　　三、計(jì)費(fèi)模塊的實(shí)現(xiàn)</b></p><p>　　計(jì)費(fèi)模塊如圖3.2所示，輸入端口START、STOP、PAUSE

82、、JS分別為汽車起動(dòng)、停止、暫停、加速按鍵。LUC、CHEFEI分別表示汽車行駛的路程及相應(yīng)的車費(fèi)。</p><p><b>　　圖3.2</b></p><p>　　if(clk'event and clk='1')then</p><p>　　if(stop='0')then</p>&

83、lt;p><b>　　chf:=0;</b></p><p><b>　　num:=0;</b></p><p><b>　　b:='1';</b></p><p><b>　　aa:=0;</b></p><p><b>

84、　　lc:=0;</b></p><p>　　elsif(start='0')then</p><p><b>　　b:='0';</b></p><p><b>　　chf:=700;</b></p><p><b>　　lc:=0;</

85、b></p><p>　　elsif(start='1' and js='1'and pause='1')then</p><p>　　if(b='0')then</p><p>　　num:=num+1;</p><p><b>　　end if;</b&

86、gt;</p><p>　　四、十進(jìn)制轉(zhuǎn)換模塊的實(shí)現(xiàn)</p><p>　　如圖3.3所示，該模塊把車費(fèi)和路程轉(zhuǎn)化為4位十進(jìn)制數(shù)，daclk的頻率要比clk快得多</p><p><b>　　圖3.3</b></p><p>　　if(comb1a=9 and comb1b=9 and comb1c=9)then</

87、p><p>　　comb1a:="0000";</p><p>　　comb1b:="0000";</p><p>　　comb1c:="0000";</p><p>　　comb1d:=comb1d+1;</p><p>　　comb1:=comb1+1;<

88、;/p><p>　　elsif(comb1a=9 and comb1b=9)then</p><p>　　comb1a:="0000";</p><p>　　comb1b:="0000";</p><p>　　comb1:=comb1+1;</p><p>　　comb1c:=com

89、b1c+1;</p><p><b>　　end if;</b></p><p><b>　　else</b></p><p>　　五、車費(fèi)路程顯示模塊的實(shí)現(xiàn)</p><p>　　如圖3.5所示，通過(guò)該八進(jìn)制模塊，車費(fèi)和路程將被顯示出來(lái)</p><p>　　圖3.5 車費(fèi)路程

90、顯示模塊</p><p><b>　　begin </b></p><p><b>　　comb:=c;</b></p><p>　　case comb is</p><p>　　when”000”=>d<=a1;</p><p><b>　　dp<

91、;=’0’;</b></p><p>　　when”001”=>d<=a2;</p><p><b>　　dp<=’0’;</b></p><p>　　when”010”=>d<=a3;</p><p><b>　　dp<=’1’;</b></p

92、><p>　　when”011”=>d<=a4;</p><p>　　when others=>null;</p><p><b>　　end case;</b></p><p>　　end process;</p><p><b>　　end rtl;</b>

93、;</p><p>　　六、八進(jìn)制選擇模塊實(shí)現(xiàn)</p><p>　　模塊如圖3.6所示，該模塊主要負(fù)責(zé)對(duì)不同時(shí)刻的車費(fèi)路程的數(shù)值顯示進(jìn)行選擇。</p><p>　　圖3.6 八進(jìn)制選擇模塊</p><p><b>　　begin </b></p><p>　　if(clk’event and cl

94、k=’1’)then</p><p>　　if(b=”111”)then</p><p><b>　　b:=”000”;</b></p><p><b>　　else</b></p><p><b>　　b:=b+1;</b></p><p><b

95、>　　end if;</b></p><p><b>　　end if;</b></p><p><b>　　a<=b;</b></p><p>　　end process;</p><p><b>　　end rtl;</b></p>&

96、lt;p>　　七、顯示譯碼模塊實(shí)現(xiàn)</p><p><b>　　模塊如圖3.7</b></p><p>　　圖3.7 顯示譯碼模塊</p><p><b>　　begin</b></p><p><b>　　case d is</b></p><p&g

97、t;　　when”0000”=>q<=”0111111”;</p><p>　　when”0001”=>q<=”0000110”;</p><p>　　when”0010”=>q<=”1011011”;</p><p>　　when”0011”=>q<=”1001111”;</p><p>　　

98、when”0100”=>q<=”1100110”;</p><p>　　when”0101”=>q<=”1101101”;</p><p>　　when”0110”=>q<=”1111101”;</p><p>　　when”0111”=>q<=”0100111”;</p><p>　　when

99、”1000”=>q<=”1101111”;</p><p>　　when others=>q<=”1101111” ;</p><p><b>　　end case;</b></p><p>　　end process; </p><p><b>　　end rtl; </b>

100、;</p><p><b>　　第三節(jié) 本章小結(jié)</b></p><p>　　本章首先對(duì)于主要使用的軟件maxplus進(jìn)行了一個(gè)簡(jiǎn)單的介紹，然后交代了總設(shè)計(jì)的框圖以及流程圖，給閱讀者以一個(gè)大體的印象。 從3.4節(jié)開始，分5個(gè)模塊詳細(xì)介紹了主要程序，一個(gè)出租車計(jì)費(fèi)系統(tǒng)的程序在本章全部交待完畢。</p><p><b>　　第四章 系統(tǒng)仿

101、真</b></p><p>　　第一節(jié) 軟件Altera Max+plus介紹</p><p><b>　　一、軟件功能簡(jiǎn)介</b></p><p>　　MAX+plusⅡ（Multiple Array and Programming Logic User System）開發(fā)工具是美國(guó)Altera 公司推出的一種EDA 工具，具有靈

102、活高效，使用便捷，易學(xué)易用的特點(diǎn)。Altera 公司在推出各種CPLD 和FPGA 的同時(shí)也在不斷地升級(jí)相應(yīng)的開發(fā)工具軟件，已從早期的第一代A+plus、第二代MAX+plus 發(fā)展到目前的第三代MAX+plus II 和第四代Quartus。使用MAX+plus Ⅱ軟件，設(shè)計(jì)者無(wú)需精通器件內(nèi)部的復(fù)雜結(jié)構(gòu)，只需熟悉所用的設(shè)計(jì)輸入工具，如硬件描述語(yǔ)言、原理圖等進(jìn)行輸入，MAX+plusⅡ自動(dòng)將設(shè)計(jì)轉(zhuǎn)換成目標(biāo)文件下載到器件中去。</p

103、><p>　　MAX+plusⅡ開發(fā)系統(tǒng)具有以下特點(diǎn)。</p><p>　?、俣嗥脚_(tái)系統(tǒng) MAX+plusⅡ的設(shè)計(jì)輸入、處理與校驗(yàn)功能一起提供了全集</p><p>　　成化的可編程開發(fā)工具，可以加快動(dòng)態(tài)調(diào)試，縮短開發(fā)周期。</p><p>　?、陂_放的界面 MAX+plusⅡ可與其它工業(yè)標(biāo)準(zhǔn)的設(shè)計(jì)輸入、綜合和校驗(yàn)工</p><

104、;p>　　具鏈接。具有EDIF，VHDL，Verilog HDL 以及其他的網(wǎng)表接口，便于與許多公司的EDA 工具接口，包括Cadence，Mentor，Synopsys，Synplicity，Viewlogic等公司提供的EDA 工具的接口。</p><p>　?、勰K組合式工具軟件MAX+plusⅡ具有一個(gè)完整的可編程邏輯設(shè)計(jì)環(huán)境，</p><p>　　包括設(shè)計(jì)輸入、設(shè)計(jì)處理、設(shè)

105、計(jì)校驗(yàn)仿真和下載編程四個(gè)模塊，設(shè)計(jì)者可以按設(shè)計(jì)流程選擇工作模塊。</p><p>　　④與結(jié)構(gòu)無(wú)關(guān) MAX+plusⅡ支持Altera 的Classic、MAX5000、MAX7000、</p><p>　　FLEX8000、FLEXlOK 等可編程器件系列，提供工業(yè)界中唯一真正與結(jié)構(gòu)無(wú)關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。</p><p>　?、萦布枋稣Z(yǔ)言 MAX+plusⅡ

106、支持各種HDL 硬件設(shè)計(jì)輸入語(yǔ)言，包括VHDL、VerilogHDL 和Altera 的硬件描述語(yǔ)言AHDL。</p><p>　　二、可編程邏輯器件設(shè)計(jì)流程簡(jiǎn)介</p><p>　　可編程邏輯器件CPLD/FPGA 的設(shè)計(jì)是指利用開發(fā)軟件和編程工具對(duì)器件進(jìn)行開發(fā)的過(guò)程。可編程邏輯器件的設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理（項(xiàng)目編譯）、仿真和定時(shí)分析、器件編程下載（設(shè)計(jì)實(shí)現(xiàn)）四個(gè)步驟。

107、</p><p>　　三、MAX+plus II 可編程設(shè)計(jì)流程</p><p>　?、僭O(shè)計(jì)準(zhǔn)備在對(duì)可編程邏輯器件的芯片進(jìn)行設(shè)計(jì)之前，首先要進(jìn)行方案論證、系統(tǒng)設(shè)計(jì)和器件選擇等設(shè)計(jì)準(zhǔn)備工作。設(shè)計(jì)者首先要根據(jù)任務(wù)要求，如系統(tǒng)所完成的功能及復(fù)雜程度，對(duì)工作速度和器件本身的資源、成本及連線的可布通性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案。在前面已經(jīng)介紹過(guò)，數(shù)字系統(tǒng)的設(shè)計(jì)方法通常采用從頂向下的設(shè)計(jì)方法，

108、也是基于芯片的系統(tǒng)設(shè)計(jì)的主要方法，它首先從系統(tǒng)設(shè)計(jì)入手，在頂層進(jìn)行功能劃分和結(jié)構(gòu)設(shè)計(jì)，采用硬件描述語(yǔ)言對(duì)高層次的系統(tǒng)進(jìn)行描述，并在系統(tǒng)級(jí)采用仿真手段,驗(yàn)證設(shè)計(jì)的正確性，然后再逐級(jí)設(shè)計(jì)在低層的結(jié)構(gòu)。由于高層次的設(shè)計(jì)與器件及工藝無(wú)關(guān)，而且在芯片設(shè)計(jì)前就可以用軟件仿真手段驗(yàn)證系統(tǒng)方案的可行性，因此自頂向下的設(shè)計(jì)方法,有利于在早期發(fā)現(xiàn)結(jié)構(gòu)設(shè)計(jì)中的錯(cuò)誤，避免不必要的重復(fù)設(shè)計(jì)，提高設(shè)計(jì)的一次成功率。自頂向下的設(shè)計(jì)采用功能分割的方法從頂向下逐次進(jìn)行劃

109、分，這種層次化設(shè)計(jì)的另一個(gè)優(yōu)點(diǎn)是支持模塊化，從而可以提高設(shè)計(jì)效率。</p><p>　?、谠O(shè)計(jì)輸入設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表現(xiàn)出來(lái)，并送入計(jì)算機(jī)的過(guò)程稱為設(shè)計(jì)輸入。設(shè)計(jì)輸入通常有以下幾種方式。</p><p>　　1）．原理圖輸入方式</p><p>　　2）．硬件描述語(yǔ)言輸入方式</p><p><b>

110、　　3）．波形輸入方式</b></p><p>　　4）．層次化設(shè)計(jì)輸入方式</p><p>　　四、項(xiàng)目編譯（設(shè)計(jì)處理）</p><p>　　這是器件設(shè)計(jì)中的核心環(huán)節(jié)。在設(shè)計(jì)處理過(guò)程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn)、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。</p><p>　　語(yǔ)法檢查

111、和設(shè)計(jì)規(guī)則檢查</p><p>　　設(shè)計(jì)輸入完成之后，在編譯過(guò)程首先進(jìn)行語(yǔ)法檢驗(yàn)，如檢查原理圖有無(wú)漏</p><p>　　連信號(hào)線，信號(hào)有無(wú)雙重來(lái)源，文本輸入文件中的關(guān)鍵字有無(wú)輸入錯(cuò)誤等各種語(yǔ)法錯(cuò)誤，并及時(shí)列出錯(cuò)誤信息 報(bào)告供設(shè)計(jì)者修改；然后進(jìn)行設(shè)計(jì)規(guī)則檢驗(yàn)，檢查總的設(shè)計(jì)有無(wú)超出器件資源或規(guī)定的限制 并將編譯報(bào)告列出，指明違反規(guī)則情況以供設(shè)計(jì)者糾正。</p><p>

112、;<b>　?、?邏輯優(yōu)化和綜合</b></p><p>　　化簡(jiǎn)所有的邏輯方程或用戶自建的宏，使設(shè)計(jì)所占用的資源最少。綜合的目</p><p>　　的是將多個(gè)模塊設(shè)計(jì)文件合并為一個(gè)網(wǎng)表文件，并使層次設(shè)計(jì)平面化(即展平)。④ 適配和分割</p><p>　　確定優(yōu)化以后的邏輯能否與器件中的宏單元和I／0 單元適配，然后將設(shè)計(jì)分割為多個(gè)便于適配的

113、邏輯小塊形式映射到器件相應(yīng)的宏單元中。如果整個(gè)設(shè)計(jì)</p><p>　　不能裝入一片器件時(shí)，可以將整個(gè)設(shè)計(jì)自動(dòng)分(分割)成多塊并裝入同一系列的多片器件中去。</p><p>　　劃分(分割)工作可以全部自動(dòng)實(shí)現(xiàn)，也可以部分由用戶控制，還可以全部由用戶控制進(jìn)行。劃分時(shí)應(yīng)使所需器件數(shù)目盡可能少，同時(shí)應(yīng)使用于器件之間通信的引線端子數(shù)目最少。</p><p><b&g

114、t;　?、?布局和布線</b></p><p>　　布局和布線工作是在設(shè)計(jì)檢驗(yàn)通過(guò)以后由軟件自動(dòng)完成的，它能以最優(yōu)的方式對(duì)邏輯元件布局，并準(zhǔn)確地實(shí)現(xiàn)元件間的互連。布線以后軟件會(huì)自動(dòng)生成布線報(bào)告，提供有關(guān)設(shè)計(jì)中各部分資源的使用情況等信息。</p><p>　　⑥ 生成編程數(shù)據(jù)文件</p><p>　　項(xiàng)目編譯的最后一步是產(chǎn)生可供器件編程使用的數(shù)據(jù)文件。對(duì)C

115、PLD 來(lái)說(shuō)，是產(chǎn)生熔絲圖文件，即JEDEC 文件(電子器件工程聯(lián)合制定的標(biāo)準(zhǔn)格式，簡(jiǎn)稱JED 文件)；對(duì)于FPGA 來(lái)說(shuō)，是生成位數(shù)據(jù)文件(BitstreamGeneration)。</p><p>　　五、仿真和定時(shí)分析（項(xiàng)目校驗(yàn)）</p><p>　　設(shè)計(jì)項(xiàng)目的校驗(yàn)包括設(shè)計(jì)項(xiàng)目的仿真（功能仿真）、定時(shí)分析兩個(gè)部分。一個(gè)設(shè)計(jì)項(xiàng)目在編譯完成后只能為項(xiàng)目創(chuàng)建一個(gè)編程文件，但并不能保證是否真