脈沖與數(shù)字電路課程設(shè)計(jì)報(bào)告--基于fpga的數(shù)字鐘

1、<p><b>　　計(jì)算機(jī)與信息工程系</b></p><p><b>　　《脈沖與數(shù)字電路》</b></p><p><b>　　課程設(shè)計(jì)報(bào)告</b></p><p>　　專業(yè) ______ ____________</p><p>　　班級(jí) _____ _____

2、_________</p><p>　　學(xué)號(hào) _______________</p><p>　　姓名_______________</p><p>　　報(bào)告完成日期 ________</p><p>　　指導(dǎo)教師 ____ ___________</p><p>　　基于FPGA的數(shù)字鐘</p><

3、;p><b>　　摘 要</b></p><p>　　鐘表是現(xiàn)代人類日常生活中必不可少的工具，數(shù)字鐘更是現(xiàn)代社會(huì)時(shí)鐘發(fā)展的一個(gè)重要方向。數(shù)字鐘具有其突出的可隨時(shí)控制調(diào)節(jié)時(shí)間、計(jì)時(shí)精確等優(yōu)勢和特點(diǎn)，被廣泛地應(yīng)用于社會(huì)生活的各個(gè)方面。本設(shè)計(jì)就是通過應(yīng)用生活生產(chǎn)中常見的邏輯電路元件設(shè)計(jì)出具有計(jì)時(shí)和調(diào)時(shí)功能的數(shù)字鐘。</p><p>　　本文主要從數(shù)字鐘的設(shè)計(jì)原理、設(shè)計(jì)

4、方案入手詳細(xì)地介紹了數(shù)字時(shí)鐘的硬件設(shè)計(jì)、軟件設(shè)計(jì)和下載調(diào)試。在設(shè)計(jì)過程中要處理好以下幾個(gè)關(guān)鍵方面：各種計(jì)數(shù)器、調(diào)節(jié)控制電路、顯示器程序設(shè)計(jì)。計(jì)數(shù)器的設(shè)計(jì)關(guān)系到時(shí)鐘計(jì)時(shí)的進(jìn)位與精確度，調(diào)節(jié)控制電路是調(diào)節(jié)時(shí)間的關(guān)鍵。最后，利用QUARTUSⅡ仿真設(shè)計(jì)軟件和設(shè)計(jì)開發(fā)板的特點(diǎn)和優(yōu)勢，結(jié)合實(shí)踐，設(shè)計(jì)出具有基本調(diào)節(jié)控制功能的數(shù)字時(shí)鐘。</p><p>　　關(guān)鍵詞：數(shù)字鐘，計(jì)數(shù)器，開發(fā)板，VHDL語言</p>&

5、lt;p>　　Based on FPGA digital clock</p><p><b>　　Abstract</b></p><p>　　Clocks and watches is the modern human daily life essential tools, a digital clock is the development of moder

6、n society clock an important direction. A digital clock has its outstanding may at any time control regulation time, accurate timing advantages and characteristics, and is widely used in various aspects of their life. Th

7、is design is through the application in production of the common life logic circuit components design has the function of the timing and when a digital clock.</p><p>　　This article is mainly from the digital

8、 clock design principle, and the design of digital clock is introduced in detail the hardware design, software design and download debugging. In the design process to handle the following a few key aspects: all kinds of

9、counter, adjust control circuit, monitor the program design. The design of the counter in relation to the clock binary and accuracy, adjust the control circuit is the key to regulating time. Finally, using QUARTUS Ⅱ simu

10、lation design softwar</p><p>　　Key words: a digital clock, counter, development board, VHDL language</p><p><b>　　目　錄</b></p><p><b>　　前　言1</b></p><

11、;p>　　第1章 設(shè)計(jì)任務(wù)及要求2</p><p>　　1.1設(shè)計(jì)任務(wù)及要求2</p><p>　　1.1.1設(shè)計(jì)任務(wù)2</p><p>　　1.1.2設(shè)計(jì)要求2</p><p>　　第2章 設(shè)計(jì)原理3</p><p>　　2.1 設(shè)計(jì)原理及結(jié)構(gòu)框圖3</p><p>　　2.

12、1.1設(shè)計(jì)原理3</p><p>　　2.1.2系統(tǒng)結(jié)構(gòu)框圖3</p><p>　　第3章 系統(tǒng)設(shè)計(jì)4</p><p>　　3.1 VHDL硬件描述語言4</p><p>　　3.1.1VHDL硬件描述語言簡介4</p><p>　　3.1.2VHDL硬件描述語言特點(diǎn)4</p><p&g

13、t;　　3.2 用VHDL語言完成整個(gè)電路設(shè)計(jì)5</p><p>　　3.2.1用VHDL硬件語言完成設(shè)計(jì)5</p><p>　　3.3 系統(tǒng)功能及整體電路圖7</p><p>　　3.3.1系統(tǒng)功能7</p><p>　　3.3.2整體電路圖7</p><p>　　第4章 各個(gè)模塊設(shè)計(jì)8</p>

14、;<p>　　4.1 計(jì)時(shí)模塊8</p><p>　　4.1.1計(jì)時(shí)原理8</p><p>　　4.1.2計(jì)時(shí)模塊的相應(yīng)程序8</p><p>　　4.2 校時(shí)模塊9</p><p>　　4.2.1校時(shí)原理9</p><p>　　4.2.2校時(shí)模塊的相應(yīng)程序10</p><

15、p>　　4.3 顯示模塊10</p><p>　　4.3.1顯示模塊原理10</p><p>　　4.3.2顯示模塊相應(yīng)程序11</p><p>　　第5章 系統(tǒng)調(diào)試及性能分析13</p><p>　　5.1 仿真波形13</p><p>　　5.1.1 仿真波形13</p><p

16、>　　5.2 引腳分配13</p><p>　　5.2.1 引腳分配14</p><p>　　5.3 下載和調(diào)試14</p><p>　　5.3.1 下載驗(yàn)證15</p><p>　　5.3.2 調(diào)試15</p><p>　　5.3.3 設(shè)計(jì)過程中遇到的問題及解決方案15</p><

17、;p><b>　　結(jié)　論16</b></p><p><b>　　謝 辭17</b></p><p><b>　　參考文獻(xiàn)18</b></p><p><b>　　前　言</b></p><p>　　數(shù)字鐘是20世紀(jì)50年代才開始出現(xiàn)的新型計(jì)時(shí)

18、器，隨著社會(huì)經(jīng)濟(jì)的高速發(fā)展，人類生活節(jié)奏不斷加快，數(shù)字鐘自發(fā)明以后越來越廣泛的應(yīng)用于人類的社會(huì)生活中。</p><p>　　本設(shè)計(jì)是利用基本的邏輯電路元件設(shè)計(jì)的利用六位數(shù)碼管顯示出當(dāng)前時(shí)間，并具有基本調(diào)節(jié)控制功能的簡易數(shù)字時(shí)鐘。本設(shè)計(jì)的意義和目的旨在加深對(duì)所學(xué)課程的理解，掌握數(shù)字系統(tǒng)的工作原理和設(shè)計(jì)方法，熟練應(yīng)用仿真軟件和實(shí)驗(yàn)開發(fā)板，提高獨(dú)立分析問題、解決問題、綜合設(shè)計(jì)和創(chuàng)新能力，培養(yǎng)實(shí)事求是、嚴(yán)肅認(rèn)真的科學(xué)作風(fēng)

19、和良好的實(shí)驗(yàn)習(xí)慣，且最終能夠設(shè)計(jì)成功基本的可控時(shí)鐘功能。</p><p>　　本課題從數(shù)字時(shí)鐘的設(shè)計(jì)原理、設(shè)計(jì)方案入手詳細(xì)地介紹了數(shù)字時(shí)鐘的硬件設(shè)計(jì)、軟件設(shè)計(jì)和下載調(diào)試。在設(shè)計(jì)過程中要處理好以下幾個(gè)關(guān)鍵方面：各種計(jì)數(shù)器、調(diào)節(jié)控制電路、顯示器程序設(shè)計(jì)。計(jì)數(shù)器的設(shè)計(jì)關(guān)系到時(shí)鐘計(jì)時(shí)的進(jìn)位與精確度，調(diào)節(jié)控制電路是調(diào)節(jié)時(shí)間的關(guān)鍵。重點(diǎn)應(yīng)用到了各種不同功能的計(jì)數(shù)器的設(shè)計(jì)、計(jì)數(shù)器控制電路的設(shè)計(jì)以及顯示器程序VHDL硬件描述語言

20、的設(shè)計(jì)。設(shè)計(jì)過程中解決了數(shù)字時(shí)鐘的硬件設(shè)計(jì)的計(jì)時(shí)、調(diào)時(shí)和顯示等功能的實(shí)現(xiàn)。</p><p>　　第1章 設(shè)計(jì)任務(wù)及要求</p><p>　　1.1設(shè)計(jì)任務(wù)及要求</p><p><b>　　1.1.1設(shè)計(jì)任務(wù)</b></p><p><b>　　設(shè)計(jì)題目：數(shù)字鐘</b></p><

21、;p>　　功能：具有時(shí)、分、秒計(jì)數(shù)顯示，以24小時(shí)循環(huán)計(jì)時(shí)的時(shí)鐘電路，帶有清零和校準(zhǔn)功能。</p><p><b>　　1.1.2設(shè)計(jì)要求</b></p><p>　　在QuartusⅡ開發(fā)環(huán)境下，用原理圖或verilog HDL或 VHDL語言完成各模塊電路設(shè)計(jì)，并進(jìn)行編譯，成功后先調(diào)出正確波形，進(jìn)行分析。在接下來的時(shí)間，針對(duì)KH-3100的相關(guān)資料，進(jìn)行引腳

22、分配，并下載到實(shí)驗(yàn)板上進(jìn)行驗(yàn)證。</p><p>　　在整個(gè)課程設(shè)計(jì)的過程中，需要截取相關(guān)的圖，比如仿真波形，引腳分配，并且畫出系統(tǒng)結(jié)構(gòu)框圖、整體電路圖。</p><p><b>　　第2章 設(shè)計(jì)原理</b></p><p>　　2.1 設(shè)計(jì)原理及結(jié)構(gòu)框圖</p><p><b>　　2.1.1設(shè)計(jì)原理<

23、/b></p><p>　　計(jì)數(shù)器在正常工作下是對(duì)1Hz的頻率計(jì)時(shí)，在調(diào)整時(shí)間狀態(tài)下是對(duì)調(diào)整的時(shí)間模塊進(jìn)行計(jì)數(shù)?？刂瓢存I用來選擇是正常計(jì)數(shù)還是調(diào)整時(shí)間，并決定調(diào)整時(shí)、分、秒。如果對(duì)小時(shí)進(jìn)行調(diào)整，顯示時(shí)間的LED數(shù)碼管將閃爍，當(dāng)置數(shù)按鍵被按下時(shí)，相應(yīng)的小時(shí)顯示要加1。時(shí)間顯示的LED數(shù)碼管均用動(dòng)態(tài)掃描顯示來實(shí)現(xiàn)。</p><p>　　2.1.2系統(tǒng)結(jié)構(gòu)框圖</p><

24、;p>　　系統(tǒng)結(jié)構(gòu)框圖如下圖所示：</p><p>　　圖1 數(shù)字鐘原理圖</p><p><b>　　第3章 系統(tǒng)設(shè)計(jì)</b></p><p>　　3.1 VHDL硬件描述語言</p><p>　　3.1.1VHDL硬件描述語言簡介</p><p>　　VHDL的英文全名是Very-Hi

25、gh-Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語言。</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計(jì)算機(jī)高級(jí)語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)

26、計(jì)，或稱設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱可視部分，及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p>　　3.1.2VHDL硬件描述語言特點(diǎn)</p><p>　　VHDL語言

27、能夠成為標(biāo)準(zhǔn)化的硬件描述語言并獲得廣泛應(yīng)用，它自身必然具有很多其他硬件描述語言所不具備的優(yōu)點(diǎn)。歸納起來，VHDL語言主要具有以下優(yōu)點(diǎn)：</p><p>　　VHDL語言功能強(qiáng)大，設(shè)計(jì)方式多樣。VHDL語言具有強(qiáng)大的語言結(jié)構(gòu)，只需采用簡單明確的VHDL語言程序就可以描述十分復(fù)雜的硬件電路。同時(shí)，它還具有多層次的電路設(shè)計(jì)描述功能。此外，VHDL語言能夠同時(shí)支持同步電路、異步電路和隨機(jī)電路的設(shè)計(jì)實(shí)現(xiàn)，這是其他硬件描述語

28、言所不能比擬的。VHDL 語言設(shè)計(jì)方法靈活多樣，既支持自頂向下的設(shè)計(jì)方式，也支持自底向上的設(shè)計(jì)方法；既支持模塊化設(shè)計(jì)方法，也支持層次化設(shè)計(jì)方法。</p><p>　　VHDL語言具有強(qiáng)大的硬件描述能力。VHDL語言具有多層次的電路設(shè)計(jì)描述功能，既可描述系統(tǒng)級(jí)電路，也可以描述門級(jí)電路；描述方式既可以采用行為描述、寄存器傳輸描述或者結(jié)構(gòu)描述，也可以采用三者的混合描述方式。同時(shí)，VHDL 語言也支持慣性延遲和傳輸延遲，

29、這樣可以準(zhǔn)確地建立硬件電路的模型。VHDL 語言的強(qiáng)大描述能力還體現(xiàn)在它具有豐富的數(shù)據(jù)類型。VHDL 語言既支持標(biāo)準(zhǔn)定義的數(shù)據(jù)類型，也支持用戶定義的數(shù)據(jù)類型，這樣便會(huì)給硬件描述帶來較大的自由度。</p><p>　　VHDL語言具有很強(qiáng)的移植能力。VHDL語言很強(qiáng)的移植能力主要體現(xiàn)在：對(duì)于同一個(gè)硬件電路的 VHDL 語言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平

30、臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。</p><p>　　VHDL 語言的設(shè)計(jì)描述與器件無關(guān)。采用VHDL語言描述硬件電路時(shí)，設(shè)計(jì)人員并不需要首先考慮選擇進(jìn)行設(shè)計(jì)的器件。這樣做的好處是可以使設(shè)計(jì)人員集中精力進(jìn)行電路設(shè)計(jì)的優(yōu)化，而不需要考慮其他的問題。當(dāng)硬件電路的設(shè)計(jì)描述完成以后，VHDL語言允許采用多種不同的器件結(jié)構(gòu)來實(shí)現(xiàn)。</p><p>　　VHDL 語言程序易于共享和復(fù)用。VHDL 語言

31、采用基于庫 ( library) 的設(shè)計(jì)方法。在設(shè)計(jì)過程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。這些模塊可以預(yù)先設(shè)計(jì)或者使用以前設(shè)計(jì)中的存檔模塊，將這些模塊存放在庫中，就可以在以后的設(shè)計(jì)中進(jìn)行復(fù)用。 　　由于VHDL語言是一種描述、模擬、綜合、優(yōu)化和布線的標(biāo)準(zhǔn)硬件描述語言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享，從而減小硬件電路設(shè)計(jì)的工

32、作量，縮短開發(fā)周期。</p><p>　　3.2 用VHDL語言完成整個(gè)電路設(shè)計(jì)</p><p>　　3.2.1用VHDL硬件語言完成設(shè)計(jì)</p><p>　　在Quartus2開發(fā)環(huán)境下，用VHDL語言完成各模塊電路設(shè)計(jì)。具體設(shè)計(jì)過程如下：</p><p>　　引腳分配，設(shè)置輸入端及輸出端；</p><p>　　設(shè)置

33、變量，用于整個(gè)設(shè)計(jì)過程；</p><p>　　對(duì)1kHz的頻率進(jìn)行分頻，用于掃描數(shù)碼管地址；</p><p>　　對(duì)2Hz分頻，用于數(shù)碼管閃爍；</p><p>　　模塊轉(zhuǎn)換，狀態(tài)控制；</p><p>　　秒、分、小時(shí)計(jì)數(shù)的十進(jìn)制轉(zhuǎn)BCD碼；</p><p>　　數(shù)碼管動(dòng)態(tài)掃描及計(jì)數(shù)；</p><

34、p><b>　　7段譯碼。</b></p><p>　　下圖是整個(gè)設(shè)計(jì)的開始，用VHDL語言描述實(shí)現(xiàn)的。</p><p>　　3.3 系統(tǒng)功能及整體電路圖</p><p>　　3.3.1系統(tǒng)功能 </p><p>　　信號(hào)發(fā)生器（即晶振產(chǎn)生的clk）產(chǎn)生穩(wěn)定的脈沖信號(hào)，作為數(shù)字鐘的計(jì)時(shí)基準(zhǔn)。</p>

35、<p>　　具有“時(shí)”、“分”，“秒”的十進(jìn)制數(shù)字顯示。</p><p>　　小時(shí)計(jì)以一晝夜為一個(gè)周期（即24小時(shí)），分和秒計(jì)時(shí)為60進(jìn)制。</p><p>　　具有校時(shí)功能，可以在任何時(shí)候?qū)⑵湔{(diào)至標(biāo)準(zhǔn)時(shí)間或者指定時(shí)間，并且可以實(shí)現(xiàn)清零、暫停的功能。</p><p>　　3.3.2整體電路圖</p><p>　　該電路圖是描述整個(gè)電

36、路設(shè)計(jì)，用protues做出來的，如下圖所示：</p><p><b>　　圖2 整體電路圖</b></p><p>　　第4章 各個(gè)模塊設(shè)計(jì)</p><p><b>　　4.1 計(jì)時(shí)模塊</b></p><p>　　4.1.1計(jì)時(shí)原理 </p><p>　　可控?cái)?shù)字時(shí)鐘的“

37、分”和“秒”均為模60的計(jì)數(shù)器，其計(jì)數(shù)器規(guī)律為00→01→…→58→59→00…</p><p>　　可控電子時(shí)鐘的“時(shí)”計(jì)數(shù)器為模24的計(jì)數(shù)器，其計(jì)數(shù)規(guī)律為00→01→…→22→23→00…即當(dāng)數(shù)字鐘運(yùn)行到23時(shí)59分59秒時(shí)，在下一個(gè)脈沖作用下，數(shù)字鐘顯示00時(shí)00分00秒。具體說明如下：</p><p>　　小時(shí)是一個(gè)模為24的計(jì)數(shù)器；分鐘和秒鐘都是一個(gè)模為60的計(jì)數(shù)器。</p

38、><p>　　在正常計(jì)數(shù)時(shí)，當(dāng)秒鐘從0遞增到59后進(jìn)行清0，并且產(chǎn)生進(jìn)位，使分鐘加1；分鐘和秒鐘達(dá)59:59時(shí)，進(jìn)行清0，同時(shí)也會(huì)產(chǎn)生進(jìn)位，使小時(shí)加1；當(dāng)“時(shí)”，“分”，“秒”達(dá)到23:59:59時(shí)，全部清0。</p><p>　　4.1.2計(jì)時(shí)模塊的相應(yīng)程序 </p><p>　　下圖是整個(gè)設(shè)計(jì)的狀態(tài)控制中關(guān)于正常計(jì)時(shí)的相應(yīng)程序：</p><p&g

39、t;<b>　　4.2 校時(shí)模塊</b></p><p>　　4.2.1校時(shí)原理 </p><p>　　當(dāng)數(shù)字鐘出現(xiàn)誤差時(shí)，必須對(duì)時(shí)間進(jìn)行校正，通常稱為“校時(shí)”。校時(shí)是電子時(shí)鐘應(yīng)該具備的基本功能，一般要求能對(duì)時(shí)、分進(jìn)行校正，并能進(jìn)行復(fù)位，即清零。</p><p>　　校時(shí)電路的設(shè)計(jì)要求是：在進(jìn)行“時(shí)”校正時(shí)，不影響“分”和“秒”的正常計(jì)數(shù)；在進(jìn)

40、行“分”校正時(shí)，不影響“時(shí)”和“秒”的正常計(jì)數(shù)；在進(jìn)行“清零”操作時(shí)，時(shí)、分、秒全部歸零。為此可以設(shè)置CLR、EN和INC 3個(gè)開關(guān)作為清零、暫停和置數(shù)的校時(shí)控制開關(guān)。</p><p>　　根據(jù)時(shí)間誤差的大小，校時(shí)方法為：采用單脈沖進(jìn)行手動(dòng)校時(shí)，撥動(dòng)相應(yīng)的校時(shí)開關(guān)后，每按一次單脈沖按鈕相應(yīng)的計(jì)數(shù)器增1。具體如下：</p><p>　　1 在校正小時(shí)時(shí)，每按一次調(diào)節(jié)按鈕，小時(shí)會(huì)在當(dāng)前基礎(chǔ)上加

41、1，當(dāng)小時(shí)達(dá)到23 時(shí)，小時(shí)會(huì)清0。</p><p>　　在校正分鐘時(shí)，每按一次調(diào)節(jié)按鈕，分鐘會(huì)在當(dāng)前基礎(chǔ)上加1，當(dāng)分鐘達(dá)到59時(shí)，分鐘會(huì)清0。</p><p>　　在校正秒時(shí)，每按一次調(diào)整按鈕，秒會(huì)在當(dāng)前基礎(chǔ)上加1，當(dāng)秒達(dá)到59時(shí)，秒會(huì)清0.</p><p>　　4.2.2校時(shí)模塊的相應(yīng)程序 </p><p>　　下圖是整個(gè)設(shè)計(jì)的狀態(tài)控制中

42、關(guān)于校時(shí)的相應(yīng)程序：</p><p><b>　　4.3 顯示模塊</b></p><p>　　4.3.1顯示模塊原理 </p><p>　　該設(shè)計(jì)是由數(shù)碼管顯示的，共需要六個(gè)數(shù)碼管，其中兩位顯示時(shí)，兩位顯示分，最后兩位顯示秒。該部分同樣是由VHDL語言操作的，分為三個(gè)部分：計(jì)數(shù)的十進(jìn)制轉(zhuǎn)BCD碼、數(shù)碼管動(dòng)態(tài)掃描及計(jì)數(shù)和數(shù)碼管7段譯碼。<

43、/p><p>　　在這個(gè)環(huán)節(jié)中，要特別分清楚數(shù)碼管的段選和位選，并對(duì)它們進(jìn)行相應(yīng)轉(zhuǎn)換，并理解其中的轉(zhuǎn)換方式。</p><p>　　4.3.2顯示模塊相應(yīng)程序 </p><p>　　1.計(jì)數(shù)的十進(jìn)制轉(zhuǎn)BCD碼</p><p>　　下圖是其中關(guān)于秒計(jì)數(shù)的十進(jìn)制轉(zhuǎn)BCD碼的程序：</p><p>　　數(shù)碼管動(dòng)態(tài)掃描及計(jì)數(shù)<

44、/p><p>　　下圖為數(shù)碼管動(dòng)態(tài)掃描及計(jì)數(shù)的相關(guān)程序：</p><p><b>　　3.數(shù)碼管7段譯碼</b></p><p><b>　　程序如下：</b></p><p>　　第5章 系統(tǒng)調(diào)試及性能分析</p><p><b>　　5.1 仿真波形</b&g

45、t;</p><p>　　5.1.1 仿真波形</p><p>　　在Quartus2開發(fā)環(huán)境中，進(jìn)行波形仿真。由于對(duì)系統(tǒng)時(shí)鐘分頻系數(shù)較大，在軟件中的仿真不易實(shí)現(xiàn)，故將分頻系數(shù)適當(dāng)改小來仿真其邏輯功能。</p><p>　　正常計(jì)數(shù)時(shí)state為“00”，此時(shí)的功能仿真結(jié)果如下圖所示：</p><p><b>　　圖3 仿真波形圖&

46、lt;/b></p><p><b>　　5.2 引腳分配</b></p><p>　　5.2.1 引腳分配</p><p>　　硬件選用ALTERA公司的Cyclone系列的EP1C6Q240CB，引腳分配如下圖所示：</p><p><b>　　圖4 引腳分配圖</b></p>

47、<p><b>　　5.3 下載和調(diào)試</b></p><p>　　5.3.1 下載驗(yàn)證</p><p>　　下載驗(yàn)證：選QUARTUSⅡ菜單Tools→Programmer→Hardwave Setup→USB-Blaster→Program/Configure復(fù)選框→Start，如圖4-5所示。當(dāng)點(diǎn)擊Start后，便進(jìn)行下載到KH-3100試驗(yàn)箱中，

48、下載完畢即可看到實(shí)驗(yàn)的結(jié)果。</p><p><b>　　圖5 下載驗(yàn)證</b></p><p><b>　　5.3.2 調(diào)試</b></p><p>　　進(jìn)行下載驗(yàn)證之后，發(fā)現(xiàn)實(shí)驗(yàn)結(jié)果有錯(cuò)誤，則進(jìn)行調(diào)試環(huán)節(jié)。在此環(huán)節(jié)需要分析實(shí)驗(yàn)錯(cuò)誤原因，再進(jìn)行相應(yīng)修改，重復(fù)下載驗(yàn)證的步驟，直到實(shí)驗(yàn)結(jié)果成功為止。</p>&

49、lt;p>　　5.3.3 設(shè)計(jì)過程中遇到的問題及解決方案</p><p>　　1.在進(jìn)行仿真波形時(shí)，出現(xiàn)這樣的情況：仿真時(shí)點(diǎn)擊“Start”后，直接進(jìn)度為49%，接著就進(jìn)行得很慢，等很長時(shí)間，還是沒有進(jìn)度。</p><p>　　解決方案：將仿真的“end time”調(diào)得相對(duì)短些，另外將設(shè)計(jì)中分頻系數(shù)適當(dāng)改小，則可以解決該問題。</p><p>　　2.在進(jìn)行最

50、后一步下載驗(yàn)證后，出現(xiàn)的數(shù)碼管顯示比較混亂，通過仔細(xì)觀察，發(fā)現(xiàn)是數(shù)碼管段選設(shè)置顛倒了，經(jīng)引腳重新分配之后，再重新下載驗(yàn)證，實(shí)驗(yàn)成功。</p><p>　　結(jié)　論： 通過本次試驗(yàn)，我了解到VHDL硬件描述語言的相了解到h編程環(huán)境和QUARTUSⅡ仿真環(huán)境。</p><p>　　在實(shí)驗(yàn)的過程中出現(xiàn)仿真速度過慢經(jīng)過與同學(xué)的探討，將endtime調(diào)得相對(duì)短些，并且將設(shè)計(jì)程序中的分頻系數(shù)適當(dāng)改小，再

51、進(jìn)行仿真，進(jìn)度加快了很多。 </p><p>　　通過此次的課程設(shè)計(jì)，我對(duì)FPGA有了更深的了解，并且具有了實(shí)驗(yàn)過程中發(fā)現(xiàn)問題、分析問題和解決問題的科學(xué)研究態(tài)度。我理解了數(shù)字鐘系統(tǒng)各模塊的工作原理。并在設(shè)計(jì)過程中我認(rèn)識(shí)到了理論與實(shí)際相結(jié)合，基礎(chǔ)實(shí)驗(yàn)與綜合技能訓(xùn)練相結(jié)合的學(xué)習(xí)方法，但操作能力有待提高，在以后的實(shí)踐中，我會(huì)努力的有意提高自己的提高自己的動(dòng)手操作能力。 參考文獻(xiàn)：周潤景、