數(shù)字電路課程設(shè)計(jì)--數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)

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數(shù)字電路課程設(shè)計(jì)--數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)_第1頁

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1、　　學(xué) 號(hào) 　　數(shù)字電路課程設(shè)計(jì)　　設(shè)計(jì)說明書　　起止日期： 2013年 6 月 25日至 2013 年 6 月 28日　　計(jì)算機(jī)與信息工程學(xué)院</p

2、>　　2013年6月28 日　　目錄　　一、引言.............................................. . ...... ..... 2　　二、實(shí)驗(yàn)要求.............................

3、............... ...... ......2　　三、實(shí)驗(yàn)?zāi)康?........................................... ...... ......2　　四、實(shí)驗(yàn)內(nèi)容............................................ ...... ..... 2&l

4、t;p>　　五、實(shí)驗(yàn)原理............................................ ...... ..... 2　　六、實(shí)驗(yàn)連線............................................ ...... ..... 3　　七、數(shù)字鐘VHDL文本........................

5、.......... ...... ...... 3　　八、總結(jié)................................................ ...... .....11　　引言　　數(shù)字鐘是采用數(shù)字電路實(shí)現(xiàn)對(duì)時(shí)、分、秒，數(shù)字顯示的計(jì)時(shí)裝置，廣泛用于個(gè)人家庭

6、，車站，碼頭、辦公室等公共場(chǎng)所，成為人們?nèi)粘Ｉ钪胁豢缮俚谋匦杵罚捎跀?shù)字集成電路的發(fā)展和石英振蕩器的廣泛應(yīng)用，使得數(shù)字鐘的精度遠(yuǎn)遠(yuǎn)超過老式鐘表，鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大地方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。諸如定時(shí)自動(dòng)報(bào)警、校時(shí)自動(dòng)打鈴、時(shí)間程序自動(dòng)控制、定是廣播、自動(dòng)啟閉路燈、定時(shí)開關(guān)烘箱、通斷動(dòng)力設(shè)備，甚至各種定時(shí)電氣的自動(dòng)啟用等，所有這些，都是以鐘表數(shù)字化為基礎(chǔ)的。因此，研究數(shù)字鐘及擴(kuò)大其應(yīng)用有著非?，F(xiàn)實(shí)的意義

7、。　　二、實(shí)驗(yàn)要求　　1．具有時(shí)，分，秒，計(jì)數(shù)顯示功能，以24小時(shí)循環(huán)計(jì)時(shí)。2．具有清零，調(diào)節(jié)小時(shí)、分鐘功能。3. 具有整點(diǎn)報(bào)時(shí)功能，整點(diǎn)報(bào)時(shí)的同時(shí)LED燈花樣顯示。　　三、實(shí)驗(yàn)?zāi)康?．掌握多位計(jì)數(shù)器相連的設(shè)計(jì)方法。2．掌握十進(jìn)制、六進(jìn)制、二十四進(jìn)制計(jì)數(shù)器的設(shè)計(jì)方法

8、。3．鞏固多位共陰極掃描顯示數(shù)碼管的驅(qū)動(dòng)及編碼。4．掌握揚(yáng)聲器的驅(qū)動(dòng)。5．LED燈的花樣顯示。6. 掌握CPLD技術(shù)的層次化設(shè)計(jì)方法。　　四、實(shí)驗(yàn)內(nèi)容　　1.根據(jù)電路持點(diǎn)，可在教師指導(dǎo)下用層次設(shè)計(jì)概念，將此設(shè)計(jì)任務(wù)分成若干模塊，規(guī)定每一模塊的功能和各模塊之間的接口，讓幾個(gè)學(xué)生分做和調(diào)試其中之一，然后再將各

9、模塊合起來聯(lián)試，以培養(yǎng)學(xué)生之間的合作精神，同時(shí)加深層次化設(shè)計(jì)概念。　　2.了解軟件的元件管理深層含義，以及模塊元件之間的連接概念。了解如何融合不同目錄下的統(tǒng)一設(shè)計(jì)。　　模塊說明:　　各種進(jìn)制的計(jì)數(shù)及時(shí)鐘控制模塊（10進(jìn)制、6進(jìn)制、24進(jìn)制）;<p

10、>　　掃描分時(shí)顯示,譯碼模塊;　　彩燈,揚(yáng)聲器編碼模塊;　　各模塊都是由VHDL語言編寫。　　數(shù)字鐘各模塊連接示意圖　　五、實(shí)驗(yàn)原理 1．時(shí)鐘計(jì)數(shù)：秒——60進(jìn)制BCD碼計(jì)數(shù)；　　分——60進(jìn)制BCDD碼計(jì)數(shù)；&l

11、t;/p>　　時(shí)——24進(jìn)制BCDD碼計(jì)數(shù)；　　整個(gè)計(jì)數(shù)器有清零，調(diào)分，調(diào)時(shí)功能，在接近整數(shù)時(shí)間能提供報(bào)時(shí)信號(hào)。　　2．具有驅(qū)動(dòng)8位八段共陰掃描數(shù)碼管的片選驅(qū)動(dòng)信號(hào)輸出和八段字形譯碼輸出，編碼和掃描部分可參照前面實(shí)驗(yàn)。　　3．揚(yáng)聲器在整點(diǎn)時(shí)有報(bào)時(shí)驅(qū)動(dòng)信號(hào)產(chǎn)生。&

12、lt;p>　　4. LED燈在整點(diǎn)時(shí)有花樣顯示信號(hào)產(chǎn)生。　　六、實(shí)驗(yàn)連線◎輸入接口：　　代表清零，調(diào)時(shí)，調(diào)分信號(hào)RESET，SETHOUR，SETMIN的管腳分別已經(jīng)連接按鍵開關(guān)。　　代表計(jì)數(shù)時(shí)鐘信號(hào)CLK和掃描時(shí)鐘信號(hào)CKDSP的管腳分別已經(jīng)同1HZ時(shí)鐘源和32HZ（或更高）時(shí)鐘源相連。</p

13、>　　Reset鍵為低電平復(fù)位，已經(jīng)接上。　　◎輸出接口：　　代表掃描顯示的驅(qū)動(dòng)信號(hào)管腳SCAN2，SCAN1，SCAN0已經(jīng)接到實(shí)驗(yàn)箱上的SCAN0～SCAN2，A…G接八位數(shù)碼管顯示模塊的A～G。　　代表花樣LED燈顯示的信號(hào)管腳LAMP0…L

14、AMP2已經(jīng)同3個(gè)LED燈相連。代表到時(shí)LED燈閃爍提示的ENHOUR接LED燈。　　SETHOUR、SETMIN分別對(duì)應(yīng)CPU板上的PB0、PB1（有些CPU板對(duì)應(yīng)的標(biāo)識(shí)是SW1、SW2）　　RESET對(duì)應(yīng)CPU板上的RESET　　CLKDSP對(duì)應(yīng)CPU板上的50MHz固定晶振輸入。&l

15、t;p>　　LAMP對(duì)應(yīng)IO9-IO11。　　CLK，對(duì)應(yīng)IO3。　　功能選擇位M[3..0]狀態(tài)為0010，左端8個(gè)數(shù)碼管，低8位為7位段加小數(shù)點(diǎn)選取位，高8位為8個(gè)數(shù)碼管com端選取，即如果要選取數(shù)碼管0，則發(fā)送總線值為：1111 1110 1111 1111，如要選取數(shù)碼管1，則發(fā)送總線值為：1111 1101 1111 1111，此時(shí)所選數(shù)

16、碼管7段和DP位將全部亮。　　實(shí)驗(yàn)接線：用導(dǎo)線連接IO3與ADJ_CLK，調(diào)整SW17-SW20，使輸出頻率為1Hz；　　IO9-IO11接到L1-L3上； IO5接到蜂鳴器的BUZZER控制端口。　　按下PB0、PB1（有些CPU板對(duì)應(yīng)的標(biāo)識(shí)是SW1、SW2）可以調(diào)整時(shí)鐘，分鐘。<

17、p>　　七、數(shù)字鐘VHDL文本　　本設(shè)計(jì)全部采用VHDL文本描述，所有文本存放在同一個(gè)工作文件夾中。可先錄入底層文件，把某個(gè)底層文件設(shè)為當(dāng)時(shí)的頂層，保存、編譯、仿真、退出；再錄入另一個(gè)底層文件；這樣把所有底層文件一一錄入；最后錄入頂層文件，并保存、編譯、仿真，再下載頂層文件到器件實(shí)現(xiàn)硬件功能。　　7.1、頂層文本（clock_top.vhd)<

18、;/p>　　library ieee;　　use ieee.std_logic_1164.all;　　entity clock_top is　　port(clk,reset,setmin,sethour,clkdsp:in std_logic;

19、　　speaker:out std_logic;　　lamp:out std_logic_vector(2 downto 0);　　sel:out std_logic_vector(2 downto 0);　　a,b,c,d,e,f,g,dpout:out std_logic);<p

20、>　　end clock_top;　　architecture a of clock_top is　　COMPONENT second　　PORT(　　clk,reset,setmin:IN STD_LOGIC;</p&g

21、t;　　daout:out std_logic_vector(6 downto 0);　　enmin:OUT STD_LOGIC);　　END COMPONENT;　　COMPONENT minute　　PORT(

22、;　　clk,clk1,reset,sethour:IN STD_LOGIC;　　enhour:OUT STD_LOGIC;　　daout:out std_logic_vector(6 downto 0));　　END COMPONENT;<

23、p>　　COMPONENT hour　　port(　　clk,reset:IN STD_LOGIC;　　daout:out std_logic_vector(5 downto 0));　　END COMPONENT;</p

24、>　　COMPONENT alert　　PORT(　　clk:IN STD_LOGIC;　　dain:in std_logic_vector(6 downto 0);　　lamp:out std_logic

25、_vector(2 downto 0);　　speak:OUT STD_LOGIC);　　END COMPONENT;　　COMPONENT seltime　　PORT(　　clk1,rese

26、t:IN STD_LOGIC;　　sec,min:in std_logic_vector(6 downto 0);　　hour:in std_logic_vector(5 downto 0);　　dp:out std_logic;　　daout:out std_logic

27、_vector(3 downto 0);　　sel:OUT STD_LOGIC_vector(2 downto 0));　　END COMPONENT;COMPONENT deled　　PORT(　　num:IN STD_LOGIC_

28、vector(3 downto 0);　　led:out std_logic_vector(6 downto 0));　　END COMPONENT;　　signal enmin_re,enhour_re:std_logic;　　signal second_daout,m

29、inute_daout:std_logic_vector(6 downto 0);　　signal hour_daout:std_logic_vector(5 downto 0);　　signal seltime_daout:std_logic_vector(3 downto 0);　　signal ledout

30、:std_logic_vector(6 downto 0);　　begin　　a<=ledout(6);b<=ledout(5);c<=ledout(4);d<=ledout(3);　　e<=ledout(2);f<=ledout(1);g

31、<=ledout(0);　　u1:second port map(reset=>reset,　　clk=>clk,　　setmin=>setmin,　　enmin=>enmin_re,

32、　　daout=>second_daout);　　u2:minute port map(clk=>enmin_re,　　clk1=>clk,　　reset=>reset,　　sethour=>sethour,</p

33、>　　enhour=>enhour_re,　　daout=>minute_daout);　　u3:hour port map(clk=>enhour_re,　　reset=>reset,　　daout=>hour_

34、daout);　　u4:alert port map(clk=>clk,　　dain=>minute_daout,　　speak=>speaker,　　lamp=>lamp);　　u5:seltime po

35、rt map(clk=>clkdsp,　　reset=>reset,　　sec=>second_daout,　　min=>minute_daout,　　hour=>hour_daout,　　daout

36、=>seltime_daout,　　dp=>dpout,　　sel=>sel);　　u6:deled port map(num=>seltime_daout,　　led=>ledout);<b&

37、gt;　　end a;　　7.2、秒計(jì)數(shù)器（second.vhd) 為底層文本　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;</p&

38、gt;　　ENTITY second IS　　PORT(　　clk,reset,setmin:IN STD_LOGIC;　　enmin:OUT STD_LOGIC;　　daout:out std_logic_ve

39、ctor(6 downto 0));　　END entity second;　　ARCHITECTURE fun OF second IS　　SIGNAL count:STD_LOGIC_VECTOR(6 downto 0);　　SIGNAL enmin_1,enmin_

40、2:STD_LOGIC;　　BEGIN　　daout<=count;　　enmin_2<=(enmin_1 or enmin_2);　　enmin<=(enmin_1 or enmin_2);

41、　　process(clk,reset,setmin)　　begin　　if(reset='0')then count <="0000000";　　elsif(clk'event and clk='1

42、')then　　if(count(3 downto 0)="1001")then　　if(count<=16#60#)then　　if(count="1011001")then　　enmin_1<='1&

43、#39;;count<="0000000";　　else　　count<=count+7;　　end if;　　else<

44、;/p>　　count<="0000000";　　end if;　　elsif(count<16#60#)then　　count<=count+1;　　enmin_1&

45、lt;='1'after 100 ns;　　else　　count<="0000000";　　end if;　　end if;</

46、b>　　end process;　　END fun;　　7.3分計(jì)數(shù)器（minute.vhd）為底層文本　　LIBRARY ieee;　　use ieee.std_logic_1164

47、.all;　　use ieee.std_logic_unsigned.all;　　ENTITY minute IS　　PORT(　　clk,clk1,reset,sethour:IN STD_LOGIC;<

48、;p>　　enhour:OUT STD_LOGIC;　　daout:out std_logic_vector (6 downto 0));　　END entity minute;　　ARCHITECTURE fun OF minute IS　　SIGNAL coun

49、t:STD_LOGIC_VECTOR (6 downto 0);　　SIGNAL enhour_1,enhour_2:STD_LOGIC;　　BEGIN　　daout<=count;　　enhour_2<=(sethour

50、 and clk1);　　enhour<=(enhour_1 and enhour_2);　　process(clk,reset,sethour)　　begin　　if(reset='0')then</p&

51、gt;　　count<="0000000";　　elsif(clk' event and clk='1')then　　if(count(3 downto 0)="1001")then　　if(count<16#16#

52、)then　　if(count="1011001")then　　enhour_1<='1';　　count<="0000000";　　ELSE

53、　　count<=count+7;　　end if;　　else　　count<="0000000";　　end if;<

54、/b>　　elsif(count<16#16#)then　　count<=count+1;　　enhour_1<='0'after 100 ns;　　else<p&

55、gt;　　count<="0000000";　　end if;　　end if; 　　end process;　　END fun; <p&

56、gt;　　7.4小時(shí)文本（hour.vhd) 為底層文本　　HOUR　　LIBRARY ieee;　　use ieee.std_logic_1164.all;　　use ieee.std_logic_unsigned.all;<

57、;/p>　　ENTITY hour IS　　PORT(　　clk,reset: INSTD_LOGIC;　　daout: out std_logic_vector (5 downto 0));　　END

58、entity hour;　　ARCHITECTURE fun OF hour IS　　SIGNAL count: STD_LOGIC_VECTOR( 5 downto 0);　　BEGIN　　daout <= count;<

59、;/p>　　process ( clk,reset) 　　begin 　　if (reset='0') then　　count <= "000000";　　elsi

60、f (clk' event and clk='1') then　　if (count(3 downto 0)="1001") then　　if (count <16#23#) then　　count<=count + 7; <p

61、>　　else 　　count<="000000";　　end if;　　elsif(count <16#23#) then 　　count <= co

62、unt + 1;　　else 　　count<="000000";　　end if;　　end if;<

63、;p>　　end process;　　END fun;　　7.5時(shí)間數(shù)據(jù)掃描分時(shí)選擇模塊文本（seltime.vhd) 為底層文本　　LIBRARY ieee;　　use ieee.std_logic_1164.all;<

64、;/p>　　use ieee.std_logic_unsigned.all;　　use ieee.std_logic_arith.all;　　ENTITY seltime IS　　PORT(　　clk1,

65、reset: INSTD_LOGIC;　　sec,min : INSTD_LOGIC_VECTOR(6 downto 0);　　hour : in std_logic_vector (5 downto 0);　　daout: OUTSTD_LOGIC_vector (3 downto 0);</p&

66、gt;　　sel : out std_logic_vector ( 2 downto 0));　　END seltime;　　ARCHITECTURE fun OF seltime IS　　SIGNAL count: STD_LOGIC_vector ( 2 downto 0);</p

67、>　　BEGIN　　sel <= count;　　process ( clk1,reset)　　begin 　　if (reset ='0') t

68、hen　　count <= "000";　　elsif (clk1 'event and clk1='1') then　　if ( count >= "101") then　　count <

69、= "000";　　else 　　count <= count + 1;　　end if;　　end if;

70、　　case count is　　when "000" => daout <= sec(3 downto 0);　　when "001" => daout(3) <= '0';　　daout(2 downto 0)

71、<= sec (6 downto 4);　　when "010" => daout <= min (3 downto 0);　　when "011" => daout(3) <= '0';　　daout(2 downto 0)

72、<= min (6 downto 4);　　when "100" => daout <= hour (3 downto 0);　　when others => daout(3 downto 2) <= "00";　　daout(1 downto

73、 0) <= hour(5 downto 4);　　end case;　　end process;　　end fun;　　八、總結(jié)

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