基于fpga的led數(shù)顯時鐘畢業(yè)設計

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文檔簡介

1、　　本科畢業(yè)設計（論文）資料　題目名稱：基于FPGA的LED數(shù)顯時鐘 　學院（部）：電氣與信息工程學院 　專業(yè)：自動化 　學生姓名：</p&

2、gt;　班級：學號 　指導教師姓名：職稱 　最終評定成績：　　2014屆　　本科畢業(yè)設計（論文）資料

3、第一部分畢業(yè)論文　　摘要　　在對當前數(shù)字電子鐘的開發(fā)手段進行了研究和對比后，最終決定選用EDA技術來實現(xiàn)這多功能的數(shù)字電子鐘，并且以FPGA芯片為核心，設計一個具有計時、定鬧、日歷、測溫等功能的單片機應用系統(tǒng)，以VHDL語言為系統(tǒng)邏輯描述手段進行程序的編寫，在QuartusII工具軟件環(huán)境下，采用數(shù)字電路實現(xiàn)

4、對時、分、秒數(shù)字顯示的計時裝置仿真，使用震蕩電路構(gòu)成數(shù)字鐘的秒信號來確保標準的1HZ時間信號準確穩(wěn)定。由時基模塊、計時模塊、測溫模塊、顯示及編譯模塊共同構(gòu)成了一個基于FPGA的數(shù)字電子時鐘。這樣設計的優(yōu)點是：電路簡單、時間和溫度精度高、編程容易、操作簡單、性能可靠。　　該數(shù)字電子鐘可以應用于一般的工作和生活中，應用范圍廣，實用性強，還可以通過改裝，增加新的功能、提高性能，給人們的工作和生活帶來更

5、多的方便。　　關鍵詞：數(shù)字電子鐘，EDA技術，VHDL語言　　ABSTRACT　　On the current development of digital electronic clock means on the basis of the comparison and r

6、esearch, finally decided to use single chip microcomputer technology to realize the multifunction digital electronic clock, and the FPGA chip as the core, to design a timing, set alarm, calendar, temperature, and other f

7、unctions of single-chip microcomputer application system, with VHDL language as the system logic description means, write in QuartusII tools software environment, adopting digital cir　　The digital el

8、ectronic clock can be used in the common work and life, wide application range, strong practicability, can also through the modified, adding new features, improve performance, bring to people's work and life more con

9、venient.　　Keywords: Digital electronic clock, EDA technology, the VHDL language　　目錄　　摘要I　　A

10、BSTRACTII　　第1章緒論1　　1.1課題的研究背景1　　1.2數(shù)字電子鐘的發(fā)展簡況1　　1.3 課題研究的內(nèi)容1　　第2章系統(tǒng)的總體設計2<

11、;p>　　2.1 FPGA的簡介2　　2.2.1 FPGA的基本結(jié)構(gòu)2　　2.2.2 FPGA系統(tǒng)設計流程4　　2.2 系統(tǒng)的總體結(jié)構(gòu)7　　2.3數(shù)字電子鐘的工作原理7　　2.4 綜合系統(tǒng)的總體組裝電路原理圖8&

12、lt;/p>　　第3章單元電路的模塊設計11　　3.1 分頻模塊電路設計與實現(xiàn)11　　3.2.計時模塊11　　3.2.1六十進制可預置計數(shù)器模塊11　　3.2.2.二十四進制可預置計數(shù)模塊13

13、;　　3.2.3定鬧模塊14　　3.3 日歷顯示模塊15　　3.3.1計星期電路15　　3.3.2計年電路16　　3.3.3計月電路18　　3.3.2計日電路19　　3.4溫度

14、顯示模塊22　　3.5顯示控制電路模塊源程序29　　3.6調(diào)整控制電路模塊34　　第4章系統(tǒng)仿真38　　4.1計時模塊的有關仿真38　　4.1.1計分、秒模塊的仿真38　　4

15、.1.2 計時模塊的仿真39　　4.2日歷模塊的仿真39　　4.2.1 計星期電路的仿真39　　4.2.2 計年模塊的仿真40　　4.2.3 計月模塊的仿真40　　4.2.4 計日模塊的仿真40

16、　　4.2.5整體波形的仿真：41　　結(jié)論42　　參考文獻43　　致謝44　　附錄1 電路總原理圖I&

17、lt;p>　　第1章緒論　　1.1課題的研究背景　　一寸光陰一寸金，在現(xiàn)在高科技不斷發(fā)展的時代，已經(jīng)不足以衡量當今社會的快速的發(fā)展可以賺取的社會財富值，而及時可靠的信息也成為了人們最重要的機遇，當面對這樣一個信息爆炸的時代，時間變得越來越寶貴，人們無疑需要一個良好的計劃時間表，而這就需要一個系統(tǒng)完善成熟的定時

18、系統(tǒng)來及時提醒人們。然而在這個新技術、新產(chǎn)品不斷涌現(xiàn)，各類產(chǎn)品功能日益強大，這就需要我們帶著戰(zhàn)略性眼光選擇。多功能數(shù)字電子鐘無意是人們最好的選擇之一，多功能數(shù)字時鐘小巧、價格低廉，外觀造型日益精美、精確度高、功能齊全、使用方便，不僅僅可以顯示鐘表的功能也具備計時、測溫、定鬧鐘、顯示日歷、語音報表等功能，其集成化高而受到廣大人們?nèi)罕娤矏?。在人們不斷的要求下，多功能?shù)字鐘已經(jīng)成為現(xiàn)代設計時鐘研究生產(chǎn)的主導方向。<

19、;p>　　1.2數(shù)字電子鐘的發(fā)展簡況　　在中國古代，人們通常采用日晷、圭表、銅壺滴漏、沙漏、燭光計時等方法來計時。圭表主要是用立竿見影的原理來測量，日晷是使用時，看日影落在盤的位置來確定時間，投壺滴漏是運用孔口流水來確定水位的變化，此方法應用廣泛，在歷史上遠遠早于國外的滴水計時器。而在國外，公元以前，人們也是主要利用天文現(xiàn)象來計時，比如觀察太陽日出日落、星相的轉(zhuǎn)移，此后當在德國的亨萊思創(chuàng)造

20、了小型機械鐘開始，國外的鐘表行業(yè)逐漸掀起，到了19世紀，鐘表制造業(yè)已經(jīng)成為人們必不可少的一個行業(yè)，鐘表制造業(yè)也逐漸的實現(xiàn)了工業(yè)化生產(chǎn)，在20世紀，隨著電子潮流的飛速發(fā)展，鐘表行業(yè)也出現(xiàn)了翻天覆地的變化，由單一的機械表轉(zhuǎn)向多元式的鐘表，有電池驅(qū)動鐘、電機械表、指針式電子鐘表、數(shù)字式電子鐘表等種類，并且功能不斷的增多如現(xiàn)在出現(xiàn)的多功能數(shù)字電子鐘，它采用的是數(shù)字電路來顯示分秒，它的作用早已不僅限于計時的功能，它還可以顯示日歷、定鬧、報時、測溫

21、等功能。它人性化的設計給人們的生活帶來了很多的方便，成為人們?nèi)粘Ｉ畹谋匦杵贰?lt;/p>　　1.3 課題研究的內(nèi)容　　以FPGA芯片為中心，設計一個具有計時、定鬧、日歷、溫度測量功能的單片機應用系統(tǒng)，具體功能如下：　?。?）計時功能，日歷顯示功能，溫度測量顯示功能（LED顯示）；

22、?。?）定鬧功能，3點定鬧；　　（3）日期、時間校對功能；　?。?）定鬧時間設置功能；　?。?) 完成基于VHDL語言的程序設計。　　第2章系統(tǒng)的總體設計　　2.1 FPGA的簡介　　F

23、PGA的英文全稱是Field-Programmaable Gate Array，即現(xiàn)場可編程門陣列。FPGA器件運用靜態(tài)隨機存取和邏輯單元陣列結(jié)構(gòu)器工藝、集成度高、設計靈活、可以無限反復編程，并且可以現(xiàn)場模擬調(diào)試驗證。FPGA器件它的開發(fā)系統(tǒng)是開發(fā)大規(guī)模數(shù)字集成電路新的技術，它利用計算機輔助設計功能，可以繪制出實現(xiàn)用戶邏輯原理圖、用硬件描述語言等方式作為設計輸入或者編輯布爾方程；然后經(jīng)過一系列程序轉(zhuǎn)換、自動布線布局、模擬仿真的過程；生成

24、配置FPGA器件數(shù)據(jù)文件，就可以對FPGA器件初始化。這就實現(xiàn)了能滿足用戶要求專用的集成電路，真正意義上達到了用戶自行研制、自行設計和自行生產(chǎn)集成電路的目的。由于FPGA器件具有設計靈活方便、高效率、高密度、標準化、系列化、多功能、小型化、低成本、低功耗、可以無限次的反復編程，并且可以現(xiàn)場模擬調(diào)試驗證等優(yōu)點，因此，使用FPGA器件，一般可以在幾天或幾周內(nèi)可以完成一個電子系統(tǒng)的設計和制作，縮短了研制周期，達到了快速上市和降低成本的要求。&

25、lt;/p>　　2.2.1 FPGA的基本結(jié)構(gòu)　　1.器件的總體結(jié)構(gòu)　　器件的中間是一個邏輯塊陣列，它的的四周是可編程I/O單元(簡稱PIC），在邏輯塊的行與行之間分布著嵌入式RAM塊（簡稱EBR)。器件有兩種邏輯塊：一個是可編程功能單元（簡稱PFU);另一個是無RAM的可編程功能單元（簡

26、稱PFF)。其中PFU包含用于算法、邏輯、ROM的積木塊。而優(yōu)化的PFF和PFU可以靈活、有效的實現(xiàn)復雜設計。器件中每運行一種類型的積木塊，它每三行PFF間隔就有一行PFU。　　每個PIC塊中含有兩個具有sysIO接口的PIO對，它的左邊和右邊的PIO對可以配成發(fā)送和接收對，而sysMEM EBR是大的專用快速的存儲器塊，可以用于配置成ROM或RAM。

27、　以下是PFU、PFF、PIC、和EBR塊以行和列的形式分布呈二維網(wǎng)格狀，如圖2.1，這些塊和水平的和垂直的布線資源連接在一起，軟件的布局布線功能可以自動的分配這些布線資源。　　圖2.1 器件的總體結(jié)構(gòu)　　2.PFU和PFF塊　　器件的核心是PFF和PFU。PFF可以通過編程去實現(xiàn)邏輯和算法及ROM功能。PFU能

28、通過編程去實現(xiàn)邏輯、算法和分布式RAM及分布式ROM功能。因此，除非特別說明，以下將不再區(qū)分PFF和PFU，都簡稱為PFU。　　3.可編程I/O單元（PIC)　　每個PIC有兩個連接至相關的sysIO，再連接到焊盤PAD，PIO塊會提供輸出數(shù)據(jù)（DO)和三態(tài)控制（TO）到sysIO緩沖器，而接收輸入數(shù)據(jù)也是來自緩沖器。兩個相鄰的PIO可以組成一個差分I/

29、O對，分別是用C和T標出。　　PIO內(nèi)含四個模塊：輸入寄存器塊、輸出寄存器塊、制邏輯塊和三態(tài)寄存器控塊。這些塊內(nèi)含有寄存器，可用于單數(shù)據(jù)率(SDR）和雙數(shù)據(jù)率（DDR）運行，且伴有時鐘和選擇邏輯。　　4.時鐘分布網(wǎng)絡　　器件驅(qū)動的時鐘來自于三個主時鐘源：PLL輸出和專用時鐘輸

30、入及布線輸出。有二至四個系統(tǒng)時鐘PLL，位于器件的左邊和右邊，一共是四個專用的時鐘輸入，在器件的四邊各分布了一個。如圖2.2是20個主時鐘源。　　圖2.2 器件的時鐘源　　系統(tǒng)時鐘鎖相環(huán)有綜合時鐘頻率的能力。每個PLL有四個分頻器：輸入時鐘分頻器、反饋分頻器、后定標分頻器和瓷肌時鐘分頻器。輸入時鐘分頻器用于分頻輸入時鐘信號，反饋分頻器用于倍頻輸入信號，后

31、定標分頻器允許VCO以高于輸出時鐘的頻率運行，因此擴展了頻率范圍。　　2.2.2 FPGA系統(tǒng)設計流程　　可編程邏輯器件的設計過程是利用EDA開發(fā)軟件和編程工具對器件進行開發(fā)過程?？删幊踢壿嬈骷拈_發(fā)過程如圖2.3所示，包括設計準備、設計輸入、功能仿真、設計處理、時序仿真和器件編程及測試七個步驟。　　圖2.3 可

32、編程邏輯器件的一般設計流程　　1.設計準備　　在系統(tǒng)設計之前，首先要進行的是方案論證，系統(tǒng)設計和器件選擇等準備工作。設計人員需要根據(jù)任務要求，如系統(tǒng)的功能和復雜度，對工作速度和器件本身的資源、成本及連線的可布性等方面進行權衡，選擇合適的設計方案和合適的器件類型。一般采用自頂向下的設計方法。&l

33、t;p>　　2.設計輸入　　設計輸入是設計人員將所設計的系統(tǒng)或電路以開發(fā)軟件的要求的某種形式表現(xiàn)出來，并送入計算機的過程。設計輸入通常有以下三種形式　?。?）原理圖輸入方式　　原理圖輸入方式是一種最直接的設計描述方式，要設計什么，就從軟件系統(tǒng)提供的元件庫中調(diào)出來，畫出原

34、理圖。這種方式要求設計人員有豐富的電路知識及對PLD的結(jié)構(gòu)比較熟悉。　?。?）硬件描述語言輸入方式　　硬件描述語言是用文本方式描述設計的，它分為普通硬件描述語言和行為描述語言。普通硬件描述語言有ABEL、CUR和LFM等，它們支持邏輯方程。真值表、狀態(tài)機等邏輯表達方式，主要用于簡單的PLD的設計輸入。行為描述語言是目前常用的高層硬件描述語言，主要有VHD

35、L和Verilog-HDL兩個IEEE標準。　　(3)波形輸入方式　　波形輸入方式主要用來建立和編輯波形文件，以及輸入仿真向量和功能測試向量。波形設計輸入適用于時序邏輯和有重復性的邏輯函數(shù)。　　3.功能仿真<

36、p>　　功能仿真在編譯之前對用戶所設計的電路進行邏輯功能驗證，此時的仿真沒有延時信息，僅對初步的功能進行檢測。仿真前，要先利用波形編輯器和硬件描述語言建立波形文件和測試向量，仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察到各點的信號變化。如發(fā)現(xiàn)錯誤則返回設計輸入中修改邏輯設計。　　4.設計處理　　設計處

37、理是器件設計的中心環(huán)節(jié)。在設計處理過程中，編譯軟件將對設計輸入文件進行邏輯簡化、綜合優(yōu)化和適配，最后產(chǎn)生編程用的編譯文件。其中包括：語法檢查和設計規(guī)則檢查、邏輯優(yōu)化和綜合、適配和分割、布局和布線。　　5.時序仿真　　時序仿真又稱為后仿真或延時仿真。由于不同器件的內(nèi)部延時不一樣，不同的布局布線方案也給延時造成不同的影響

38、。因此在設計處理后，對系統(tǒng)和各模塊進行時序仿真，分析其時序關系，估計設計的性能，以檢查和消除競爭冒險等是非常有必要的。實際上這也是與實際器件工作情況基本相同的仿真。　　6.器件編程測試　　時序仿真完成后，軟件就可產(chǎn)生供器件編程使用的數(shù)據(jù)文件，對FPGA來說是產(chǎn)生位流數(shù)據(jù)文件，然后將編程數(shù)據(jù)放到對應的具體可編程器件中

39、去。　　器件編程需要一定的條件，如編程電壓、編程時序和編程算法等。基于SRAM的FPGA可以由EPROM或其他儲存體進行配置。在線可編程的PLD器件不需要專門的編程器，只要一根編程下載電纜就可以了。　　器件在編程完畢后，可以用編譯時產(chǎn)生的文件對器件進行校驗、加密等工作。對于支持JTAG技術，具有邊界掃描測試能力和在線編程能力對器件來說，測試起來就更加方便

40、。　　2.2 系統(tǒng)的總體結(jié)構(gòu)　　根據(jù)設計要求，系統(tǒng)可分為以下模塊：二十四進制可預置計數(shù)模塊，十進制可預置計數(shù)模塊，六進制可預置計數(shù)模塊，LED譯碼模塊。系統(tǒng)組成方框圖如圖2-4所示　　圖2.4 系統(tǒng)組成方框圖　　2.3數(shù)字電子鐘的工作原理<p

41、>　　振蕩器產(chǎn)生穩(wěn)定高頻脈沖信號作為數(shù)字鐘的時間基準，經(jīng)過分頻器輸出標準的秒脈沖。秒計數(shù)器計滿60后向分計數(shù)器進位，分計數(shù)器計滿60后向時計數(shù)器進位，時計數(shù)器24后各計數(shù)器清零，重新計數(shù)。日期部分一個星期有七天，由時計數(shù)器滿24后向日期計數(shù)器進位。計數(shù)器的輸出分別經(jīng)譯碼器送數(shù)碼管顯示。計時出現(xiàn)誤差時，可以用校時電路對時、分、秒進行校正。在控制信號中除一般的校時信號外，還有時鐘使能信號、時鐘清零信號。時基電路由石英晶體振蕩電路構(gòu)成。

42、譯碼顯示電路由七段譯碼器完成，顯示由led數(shù)碼管顯示。　　2.4 綜合系統(tǒng)的總體組裝電路原理圖　　如圖2.5為調(diào)整控制電路(ATCC)，通過KEY進行調(diào)整模式的選擇；CLK_KEY進行具體調(diào)節(jié)相應的秒、分、時、日、月、年等模式。　　圖2.5 為調(diào)整控制電路　　如圖2.6為

43、整個計時系統(tǒng)的運算部分。整體由上一級進位信號作為下一級的是輸入信號。實現(xiàn)相關的關聯(lián)。由于界面過小，因此無法到完整的計數(shù)部分的原理圖。　　圖2.6 計時系統(tǒng)的運算部分　　如圖2.7是控制顯示面板上的模式選擇發(fā)光二極管部分的連線。該部分的輸入線連接的是調(diào)整控制電路的相應SEC_EN、MIN_IN等端口。表明控制調(diào)整模式的選擇。<

44、;p>　　2.8 發(fā)光二極管部分的連線　　如圖2.8是整體電路圖中的顯示控制部分及譯碼器部分。該部分實現(xiàn)的是相關的顯示在系統(tǒng)功能面板上的一系列LED顯示管。　　圖2.8 顯示控制部分及譯碼器部分　　如圖2.9為綜合邏輯總圖：　　圖2.9電路硬件設計總原理圖<

45、/p>　　第3章單元電路的模塊設計　　3.1 分頻模塊電路設計與實現(xiàn)　　晶體振蕩器是構(gòu)成數(shù)字式時鐘的核心，振蕩器的穩(wěn)定度及頻率的精度決定了數(shù)字鐘計時的準確程度，它保證了時鐘的走時準確及穩(wěn)定。　　石英晶體的選頻特性非常好，只有某一頻率點的信號可以通過它，其它頻率段的信號均會被它所衰減，

46、而且，振蕩信號的頻率與振蕩電路中的R、C元件的數(shù)值無關。因此，這種振蕩電路輸出的是準確度極高的信號。然后再利用分頻電路，將其輸出信號轉(zhuǎn)變?yōu)槊胄盘枺浣M成框圖如圖3.1。　　圖3.1 秒信號產(chǎn)生電路框圖　　本系統(tǒng)使用的晶體振蕩器電路給數(shù)字鐘提供一個頻率穩(wěn)定準確的方波信號，其輸出至分頻電路。分頻電路的邏輯框圖如圖3.2所示。<p

47、>　　圖3.2 分頻電路模塊　　3.2.計時模塊　　3.2.1六十進制可預置計數(shù)器模塊　　計數(shù)模塊邏輯框圖如圖3.2所示。　　圖3.2 60進制計數(shù)模塊框圖　　時鐘由時分秒組成，分和秒都

48、是六十進制，以直接輸入秒脈沖作為計秒電路的時鐘信號，等到計數(shù)到60的瞬間進位，計分電路加1，而計秒電路清零并重新計秒。輸入端口ENL是秒時鐘使能信號，也是整個數(shù)字中的使能信號，高電平有效；RES是異步清零信號；CLK是秒脈沖輸入端口；MADD和MDEC是同步校時控制信號，MADD是控制秒信號加一，MDEC是控制秒信號減一；輸出端口A[3..0]是秒時鐘的低位，B[3..0]是高位；CA端口是進位輸出端口，當秒計數(shù)到59時輸出高電平，其它

49、時候輸出低電平。計數(shù)模塊的程序如下：　　--CNT60.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENT

50、ITY CNT60 IS　　PORT(LD:IN STD_LOGIC; --置位信號（低電平有效）　　CLK:IN STD_LOGIC; --時鐘脈沖　　DATA:IN STD_LOGIC_VECTOR(5 DOWNTO 0); --預置數(shù) 　　NUM:BUFFER

51、STD_LOGIC_VECTOR(5 DOWNTO 0);--計數(shù)結(jié)果　　CO:OUT STD_LOGIC);--進位信號　　END ENTITY CNT60;　　ARCHITECTURE ART OF CNT60 IS　　BEGIN

52、　　PROCESS(CLK,LD) IS　　BEGIN　　IF(LD='0') THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK

53、='1' THEN　　IF NUM="111011" THEN--59　　NUM<="000000";CO<='1';　　ELSE　　NUM<=

54、NUM+1;CO<='0';　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;<p&

55、gt;　　3.2.2.二十四進制可預置計數(shù)模塊　　計數(shù)模塊邏輯框圖如圖3.3所示。　　圖3.3 24進制計數(shù)模塊邏輯圖　　時鐘的小時是二十四進制的，所以必須設計一個二十四進制的可預置計數(shù)。待計分計數(shù)至60的瞬間進位，計時計數(shù)加1。計數(shù)模塊的程序如下：　　--CNT24.V

56、HD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CNT24 IS　　PORT(LD:IN STD_

57、LOGIC;--置位信號（低電平有效）　　CLK:IN STD_LOGIC;--時鐘脈沖　　DATA:IN STD_LOGIC_VECTOR(4 DOWNTO 0);--預置數(shù)　　NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0);--計數(shù)結(jié)果

58、　　CO:OUT STD_LOGIC);--進位信號　　END ENTITY CNT24;　　ARCHITECTURE ART OF CNT24 IS　　BEGIN　　PROCESS(CLK,LD) IS<

59、;p>　　BEGIN　　IF(LD='0') THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK='1' THEN　　IF NUM="110

60、00" THEN--24　　NUM<="00001";CO<='1';　　ELSE　　NUM<=NUM+1;CO<='0';　　E

61、ND IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　3.2.3定鬧模塊　　一般

62、時鐘都應具備鬧鐘的功能，即在時間出現(xiàn)設定時間時，數(shù)字電子鐘會自動報時，以示提醒。根據(jù)要求，電路應在3：00:00報時，即當時間在3時00分00秒到3時00分09秒期間時，報時電路自動報時。鬧鐘寄存器模塊的功能是在時鐘上升沿同步下，根據(jù)LOAD-NEW-A端口的輸入信號控制ALARM_TIME端口的輸出；當控制信號高電平有效時，把NEW_ALARM_TIME端口的輸入信號值輸出；RESET端口輸入信號對ALARM_TIME端口的輸出進行異

63、步清零復位。圖3.4是鬧鐘寄存器的邏輯圖　　圖3.4 鬧鐘寄存器邏輯圖　　VHDL源程序為　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE

64、 WORK.ALL;　　ENTITY ALARMREG IS　　PORT(NEW_ALARM_TIME:IN T_CLOCK_TIME;　　LOAD_NEW_A:IN STD_LOGIC;　　CLK,RESET:IN STD_LOGIC;<p

65、>　　ALARM_TIME:OUT T_clock_time);　　END ENTITY ALARMREG;　　ARCHITECTURE ART OF ALARMREG IS　　BEGIN　　PROCESS(CLK,RESET)

66、IS　　BEGIN　　IF RESET='1'THEN　　ALARM_TIME(0)<=0; ALARM_TIME(1)<=0;　　ALARM_TIME(2)<=0; ALARM_TIME(3)<

67、;=0;　　ALARM_TIME(4)<=0; ALARM_TIME(5)<=0;　　ELSE　　IF RISING_EDGE(CLK)THEN　　IF LOAD_NEW_A='1'THEN</p&g

68、t;　　ALARM_TIME<=NEW_ALARM_TIME;　　END IF;　　END IF;　　END IF;　　END P

69、ROCESS;　　END ARCHITECTURE ART;　　3.3 日歷顯示模塊　　3.3.1計星期電路　　計星期電路,將計時電路產(chǎn)生的進位脈沖信號作為計星期電路的計數(shù)時鐘信號，待計數(shù)至7的瞬間，計星期電路返回1重新計數(shù)。

70、圖3.5 星期計數(shù)模塊邏輯圖　　VHDL源程序如下：　　--CNT7.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.A

71、LL;　　ENTITY CNT7 IS　　PORT(LD:IN STD_LOGIC; --置位信號（低電平有效）　　CLK:IN STD_LOGIC;--時鐘信號　　DATA:IN STD_LOGIC_VECTOR(2 DOWNTO 0);--預置數(shù)

72、　　NUM:BUFFER STD_LOGIC_VECTOR(2 DOWNTO 0));--計數(shù)結(jié)果　　CO:OUT STD_LOGIC);--進位信號　　END ENTITY CNT7;　　ARCHITECTURE ART OF CNT7 IS<

73、;b>　　BEGIN　　PROCESS(CLK,LD) IS　　BEGIN　　IF(LD='0')THEN　　NUM<=DATA;　　ELSIF

74、 CLK'EVENT AND CLK='1' THEN　　IF NUM="111" THEN --7　　NUM<="001";　　ELSE　　NUM<=NU

75、M+1;　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　3.3.2計年

76、電路　　計年電路將計月電路產(chǎn)生的進位脈沖信號作為計年電路的計數(shù)時鐘信號，待計數(shù)至100的瞬間，計年電路返回0重新開始計數(shù)。（由于本系統(tǒng)的計年范圍僅為2000-2099年，所以計年模塊只對年份的后兩位進行計數(shù)，年份的前兩位時鐘保持為“20”。）圖3.6是年計數(shù)模塊邏輯圖：　　圖3.6 年計數(shù)模塊邏輯圖<p

77、>　　VHDL源程序如下：　　--CNT100.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTI

78、TY CNT100 IS　　PORT(LD:IN STD_LOGIC; --置位信號（低電平有效）　　CLK:IN STD_LOGIC;--時鐘信號　　DATA:IN STD_LOGIC_VECTOR(6 DOWNTO 0);--預置數(shù)　　NUM:BUFFER STD_

79、LOGIC_VECTOR(6 DOWNTO 0);--計數(shù)結(jié)果　　CO:OUT STD_LOGIC); --進位信號　　END ENTITY CNT100;　　ARCHITECTURE ART OF CNT100 IS　　BEGIN

80、　　PROCESS(CLK,LD) IS　　BEGIN　　IF(LD='0') THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK

81、='1' THEN　　IF NUM="1100100" THEN --100　　NUM<="0000001";CO<='1';　　ELSE　　NUM

82、<=NUM+1;CO<='0';　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;&

83、lt;p>　　3.3.3計月電路　　計月電路是將計日電路產(chǎn)生的脈沖信號作為計月電路的計數(shù)時鐘信號，待計數(shù)至12的瞬間進位，計年電路加1，而計月電路返回1重新開始計數(shù)。圖3.7為月計數(shù)模塊邏輯圖：　　圖3.7 月計數(shù)模塊邏輯圖　　VHDL源程序如下：

84、　　--CNT12.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;　　ENTITY CNT12 IS<

85、p>　　PORT(LD:IN STD_LOGIC; --置位信號（低電平有效）　　CLK:IN STD_LOGIC; --時鐘信號　　DATA:IN STD_LOGIC_VECTOR(3 DOWNTO 0);--預置數(shù)　　NUM:BUFFER STD_LOGIC_VECTOR(3 DOWNTO 0);-

86、-計數(shù)結(jié)果　　CO:OUT STD_LOGIC);--進位信號　　END ENTITY CNT12;　　ARCHITECTURE ART OF CNT12 IS　　BEGIN　　PROCESS

87、 (CLK,LD) IS　　BEGIN　　IF(LD='0')THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK='1' THEN&

88、lt;p>　　IF NUM="1100" THEN --12　　NUM<="0001";CO<='1';　　ELSE　　NUM<=NUM+1;CO<='0';</p

89、>　　END IF;　　END IF;　　END PROCESS;　　END ARCHITECTURE ART;　　3.3.2計日電路</b&g

90、t;　　由于一年中各個月份的日的長短不一樣，其共有28、29、30和31日四種情況，通過系統(tǒng)辨認由年和月共同決定，如表3.1年中0表示閏年，1表示平年；月中0表示1、2、3、5、7、8、10和12月，1表示其它月份；二月中1表示2月，0表示其它月份。圖3.7為日計數(shù)模塊邏輯圖　　表3.1 日長短邏輯表　　圖3.7

91、日計數(shù)模塊邏輯圖　　VHDL源程序如下：　　--CNT30.VHD　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;&

92、lt;/p>　　ENTITY CNT30 IS　　PORT(LD:IN STD_LOGIC;--置位信號（低電平有效）　　CLK:IN STD_LOGIC;--時鐘信號　　NIAN:IN STD_LOGIC_VECTOR(6 DOWNTO 0);--當前年<

93、;p>　　YUE:IN STD_LOGIC_VECTOR(3 DOWNTO 0);--當前月　　DATA:IN STD_LOGIC_VECTOR(4 DOWNTO 0);--預置數(shù)　　NUM:BUFFER STD_LOGIC_VECTOR(4 DOWNTO 0);--計數(shù)結(jié)果　　MAX_DAYS:OUT S

94、TD_LOGIC_VECTOR(4 DOWNTO 0);--本月總天數(shù)　　CO:OUT STD_LOGIC);--進位信號　　END ENTITY CNT30;　　ARCHITECTURE ART OF CNT30 IS　　SIGNAL TOTAL_DAYS:STD_LO

95、GIC_VECTOR(4 DOWNTO 0);　　BEGIN　　PROCESS(CLK,LD) IS　　VARIABLE IS_RUNNIAN:STD_LOGIC;　　BEGIN

96、;　　CASE NIAN IS　　WHEN "0000000"=>IS_RUNNIAN:='1'; --0　　--如當前年為00，則輸入閏年確認信號　　WHEN "0000100"=>IS_RUNNIAN:='

97、1'; --4　　WHEN "0001000"=>IS_RUNNIAN:='1'; --8　　WHEN "0001100"=>IS_RUNNIAN:='1'; --12　　WHEN "00100

98、00"=>IS_RUNNIAN:='1'; --16　　WHEN "0010100"=>IS_RUNNIAN:='1'; --20　　WHEN "0011000"=>IS_RUNNIAN:='1'; --24</p&

99、gt;　　WHEN "0011100"=>IS_RUNNIAN:='1'; --28　　WHEN "0100000"=>IS_RUNNIAN:='1'; --32　　WHEN "0100100"=>IS_RUNN

100、IAN:='1'; --36　　WHEN "0101000"=>IS_RUNNIAN:='1'; --40　　WHEN "0101100"=>IS_RUNNIAN:='1'; --44　　WHEN

101、 "0110000"=>IS_RUNNIAN:='1'; --48　　WHEN "0110100"=>IS_RUNNIAN:='1'; --52　　WHEN "0111000"=>IS_RUNNIAN:='1';

102、 --56　　WHEN "0111100"=>IS_RUNNIAN:='1'; --60 　　WHEN "1000000"=>IS_RUNNIAN:='1'; --64 　　WHEN "1000100&quo

103、t;=>IS_RUNNIAN:='1'; --68　　WHEN "1001000"=>IS_RUNNIAN:='1'; --72　　WHEN "1001100"=>IS_RUNNIAN:='1'; --76

104、　　WHEN "1010000"=>IS_RUNNIAN:='1'; --80　　WHEN "1010100"=>IS_RUNNIAN:='1'; --84　　WHEN "1011000"=>IS_RUNNIAN:=

105、'1'; --88　　WHEN "1011100"=>IS_RUNNIAN:='1'; --92 　　WHEN "1100000"=>IS_RUNNIAN:='1'; --96　　WHEN OT

106、HERS =>IS_RUNNIAN:='0';　　END CASE;　　CASE YUE IS　　WHEN "0001"=>TOTAL_DAYS<="11111"; --1

107、　　--如當前月為1，則輸出本月總天數(shù)為31　　WHEN "0011"=>TOTAL_DAYS<="11111"; --3　　WHEN "0101"=>TOTAL_DAYS<="11111"; --5

108、　　WHEN "0111"=>TOTAL_DAYS<="11111"; --7　　WHEN "1000"=>TOTAL_DAYS<="11111"; --8　　WHEN "1010"=>TOTA

109、L_DAYS<="11111"; --10　　WHEN "1100"=>TOTAL_DAYS<="11111"; --12　　WHEN "0100"=>TOTAL_DAYS<="11110"; --4<

110、/p>　　WHEN "0110"=>TOTAL_DAYS<="11110"; --6　　WHEN "1001"=>TOTAL_DAYS<="11110"; --9　　WHEN "1011"=&

111、gt;TOTAL_DAYS<="11110"; --11　　WHEN "0010"=> --2　　IF(IS_RUNNIAN='1')THEN　　TOTAL_DAYS<="111

112、01"; --如是閏年2月則總天數(shù)為29天　　ELSE　　TOTAL_DAYS<="11100"; --否則。2月總天數(shù)為28天　　END IF;<p&

113、gt;　　WHEN OTHERS=>NULL;　　END CASE;　　IF(LD='0')THEN　　NUM<=DATA;　　ELSIF CLK'EVENT AND CLK='1'

114、THEN　　MAX_DAYS<=TOTAL_DAYS;　　IF NUM<=TOTAL_DAYS THEN --99　　NUM<="00001";CO<='1';　　ELSE</b&g

115、t;　　NUM<=NUM+1;CO<='0';　　END IF;　　END IF;　　END PROCESS;　　END AR

116、CHITECTURE ART;　　3.4溫度顯示模塊　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;

117、　　USE IEEE.STD_LOGIC_ARITH.ALL;　　ENTITY D18B20 IS　　GENERIC(LED_0:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000011"; 　　LED_1:STD_LOGIC_VECTOR (7 DO

118、WNTO 0):="10011111";　　LED_2:STD_LOGIC_VECTOR (7 DOWNTO 0):="00100101";　　LED_3:STD_LOGIC_VECTOR (7 DOWNTO 0):="00001101";　　LED_4

119、:STD_LOGIC_VECTOR (7 DOWNTO 0):="10011001";　　LED_5:STD_LOGIC_VECTOR (7 DOWNTO 0):="01001001";　　LED_6:STD_LOGIC_VECTOR (7 DOWNTO 0):="01000001";</

120、p>　　LED_7:STD_LOGIC_VECTOR (7 DOWNTO 0):="00011111";　　LED_8:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000001";　　LED_9:STD_LOGIC_VECTOR (7 DOWNTO 0):=&qu

121、ot;00001001";　　LED0:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000010"; 　　LED1:STD_LOGIC_VECTOR (7 DOWNTO 0):="10011110";　　LED2:STD_LOGIC_VEC

122、TOR (7 DOWNTO 0):="00100100";　　LED3:STD_LOGIC_VECTOR (7 DOWNTO 0):="00001100";　　LED4:STD_LOGIC_VECTOR (7 DOWNTO 0):="10011000";

123、　　LED5:STD_LOGIC_VECTOR (7 DOWNTO 0):="01001000";　　LED6:STD_LOGIC_VECTOR (7 DOWNTO 0):="01000000";　　LED7:STD_LOGIC_VECTOR (7 DOWNTO 0):="00011110";&

124、lt;/p>　　LED8:STD_LOGIC_VECTOR (7 DOWNTO 0):="00000000";　　LED9:STD_LOGIC_VECTOR (7 DOWNTO 0):="00001000"); 　　PORT(CLK,DIP1，DIP2:IN STD_LOGIC;&l

125、t;/p>　　TEMP:IN STD_LOGIC_VECTOR(15 DOWNTO 0);　　LED77：OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　LED44：OUT STD_LOGIC_VECTOR(3 DOWNTO 0);　　LED：OUT STD_LO

126、GIC_VECTOR(7 DOWNTO 0);　　BEEP:OUT STD_LOGIC);　　END ENDTITY;　　ARCHITECTURE BEHAV OF D18B20 IS　　SIGNAL J:STD_LOGIC_VECTOR(1 DIWNTO 0);<

127、/p>　　SIGNAL LED71:STD_LOGIC_VECTOR(7 DIWNTO 0);　　SIGNAL LED72:STD_LOGIC_VECTOR(7 DIWNTO 0);　　SIGNAL LED73:STD_LOGIC_VECTOR(7 DIWNTO 0);　　SIGNAL

128、 LED74:STD_LOGIC_VECTOR(7 DIWNTO 0);　　TYPE STATE IS(S0，S1，S2，S3);　　SIGNAL STATE:STATE_TYPE;　　SIGNAL R:STD_LOGIC_VECTOR(15 DOWNTO 0);　　TY

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