畢業(yè)設(shè)計(jì)--基于fpga的dds應(yīng)用

1、<p><b>　　摘要</b></p><p>　　直接數(shù)字頻率合成(DDS)是把一系列數(shù)據(jù)量形式的信號(hào)通過(guò)D／A轉(zhuǎn)換器轉(zhuǎn)換成模擬量形式的信號(hào)合成技術(shù)。目前在高頻領(lǐng)域中，專(zhuān)用DDS芯片在控制方式、頻率控制等方面與系統(tǒng)的要求差距很大，利用FPGA來(lái)設(shè)計(jì)符合自己需要的DDS系統(tǒng)就是一個(gè)很好的解決方法。</p><p>　　現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)器件具有工

2、作速度快、集成度高、可靠性高和現(xiàn)場(chǎng)可編程等優(yōu)點(diǎn)，并且FPGA支持系統(tǒng)現(xiàn)場(chǎng)修改和調(diào)試，由此設(shè)計(jì)的DDS電路簡(jiǎn)單，性能穩(wěn)定，也基本能滿(mǎn)足絕大多數(shù)通信系統(tǒng)的使用要求。</p><p>　　本文簡(jiǎn)要介紹了DDS的工作原理，提出了一種選用FPGA_EP1C3T100N芯片來(lái)實(shí)現(xiàn)DDS系統(tǒng)的核心部分的設(shè)計(jì)方案，用VHDL語(yǔ)言用QuartusⅡ來(lái)進(jìn)行一系列的調(diào)試、仿真來(lái)完善設(shè)計(jì)，達(dá)到預(yù)期的目的。</p><

3、p>　　關(guān)鍵詞：DDS FPGA QuartusⅡ FPGA_EP1C3T100N芯片</p><p><b>　　Abstract</b></p><p>　　Direct Digital Synthesis (DDS) is to form a data signal through D / A converter into analog form

4、 of signal synthesis techniques. Present in high frequency areas, special DDS chip control, frequency control and other aspects of system requirements differ greatly, the use of FPGA to design DDS system suits their need

5、s is a good solution.</p><p>　　Field programmable gate array (FPGA) devices have to work fast, high integration, high reliability and the advantages of field programmable and support system for FPGA-site to

6、modify and debug the design of the DDS circuit which is simple, stable performance, but also the basic Communications systems can meet most requirements.</p><p>　　This paper introduces the working principle

7、of DDS, a selection of FPGA_EP1C3T100N DDS chip to realize the core of the system design, VHDL language to use Quartus Ⅱ series of debug, simulation to improve the design to achieve the intended purpose.</p><p

8、>　　Keywords: DDS FPGA QuartusⅡ FPGA_EP1C3T100N chip</p><p><b>　　目 錄</b></p><p><b>　　緒 論5</b></p><p>　　第一章 系統(tǒng)設(shè)計(jì)方案的研究6</p><p>　　1.1

9、 系統(tǒng)的性能要求6</p><p>　　1.2 DDS簡(jiǎn)介6</p><p>　　1.2.1 DDS結(jié)構(gòu)原理6</p><p>　　1.2.2 性能特點(diǎn)7</p><p>　　1.2.3 DDS的理論分析8</p><p>　　1.2.4 相位累加器8</p><p>

10、　　1.2.5 移相原理10</p><p>　　1.2.6 D／A轉(zhuǎn)換模塊11</p><p>　　1.2.7 濾波器模塊11</p><p>　　1.2.8 實(shí)現(xiàn)DDS的三種技術(shù)方法11</p><p>　　1.3 FPGA簡(jiǎn)介11</p><p>　　1.3.1 FPGA概述11</

11、p><p>　　1.3.2 FPGA的基本特點(diǎn)主要有12</p><p>　　1.3.3 FPGA的工作原理12</p><p>　　1.3.4 FPGA配置方式13</p><p>　　1.4 VHDL介紹15</p><p>　　1.4.1 VHDL簡(jiǎn)介15</p><p>

12、　　1.4.2 VHDL語(yǔ)言的特點(diǎn)15</p><p>　　1.4.3 VHDL語(yǔ)言的構(gòu)成15</p><p>　　1.5 Quartus II介紹16</p><p>　　1.5.1 Quartus II簡(jiǎn)介16</p><p>　　1.5.2 Quartus II優(yōu)點(diǎn)17</p><p>　　1

13、.5.3 Quartus II應(yīng)用17</p><p>　　第二章 應(yīng)用器件介紹及電路18</p><p>　　2.1 FPGA_EP1C3T100N簡(jiǎn)介18</p><p>　　2.2 DAC0832簡(jiǎn)介19</p><p>　　2.3 AMS1117穩(wěn)壓器19</p><p>　　2.4 LM

14、358雙運(yùn)算放大器20</p><p>　　2.5 電路設(shè)計(jì)模塊構(gòu)成20</p><p>　　2.6 DDS的實(shí)現(xiàn)方案20</p><p>　　2.7 D/A轉(zhuǎn)換電路與幅度控制電路22</p><p>　　2.8 電源電路與濾波電路22</p><p>　　第三章 系統(tǒng)實(shí)現(xiàn)24</p>

15、;<p>　　3.1 FPGA 下載24</p><p>　　3.2 硬件調(diào)試24</p><p>　　3.3 輸出波形24</p><p><b>　　總 結(jié)25</b></p><p><b>　　致 謝26</b></p><p>&l

16、t;b>　　參考文獻(xiàn)27</b></p><p><b>　　附 錄28</b></p><p>　　附A 原理圖28</p><p>　　附B PCB29</p><p>　　附C VHDL程序30</p><p>　　附D 成果展示31</p>

17、;<p><b>　　緒 論</b></p><p>　　在通信系統(tǒng)中往往需要在一定頻率范圍內(nèi)提供一系列穩(wěn)定和準(zhǔn)確的頻率信號(hào)，一般的振蕩器己不能滿(mǎn)足要求，這就需要頻率合成技術(shù)。DDS具有相對(duì)帶寬寬、頻率轉(zhuǎn)換時(shí)間短、頻率分辨率高、輸出相位連續(xù)、可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)等優(yōu)點(diǎn)，已成為現(xiàn)代頻率合成技術(shù)中的姣姣者。采用直接數(shù)字合成芯片DDS及外加D/A轉(zhuǎn)換芯片構(gòu)成的可控信號(hào)

18、源，可產(chǎn)生正弦波、調(diào)頻波、調(diào)幅波及方波等，并且其信號(hào)的頻率和幅度可由微機(jī)來(lái)精確控制，調(diào)節(jié)非常方便。</p><p>　　可編程門(mén)陣列（FPGA）具有集成度高、通用性好、設(shè)計(jì)靈活、編程方便、可以實(shí)現(xiàn)芯片的動(dòng)態(tài)重構(gòu)等特點(diǎn)，因此可以快速地完成復(fù)雜的數(shù)字系統(tǒng)。由于模擬調(diào)相方法有生產(chǎn)性差、調(diào)試不方便、調(diào)制度控制不精確等缺點(diǎn)，因此采用數(shù)字方法實(shí)現(xiàn)各種模擬調(diào)制也越來(lái)越普遍[5]。現(xiàn)在許多DDS芯片都直接提供了實(shí)現(xiàn)多種數(shù)字調(diào)制的

19、功能，實(shí)現(xiàn)起來(lái)比較簡(jiǎn)單，而要實(shí)現(xiàn)模擬線(xiàn)性調(diào)制具有一定的難度。</p><p>　　本文在深刻理解DDS原理基礎(chǔ)上，應(yīng)用QuartusⅡ編譯器、VHDL硬件語(yǔ)言，在altera公司EP1C3核心板平臺(tái)上結(jié)合DAC0832、LM358以及RC濾波實(shí)現(xiàn)一路幅度、頻率可調(diào)的正弦波，為下一步開(kāi)發(fā)更復(fù)雜、更完善的DDS系統(tǒng)建立了可靠的實(shí)驗(yàn)平臺(tái)。</p><p>　　第一章 系統(tǒng)設(shè)計(jì)方案的研究<

20、;/p><p>　　1.1 系統(tǒng)的性能要求</p><p>　　由于本系統(tǒng)由多部分構(gòu)成，在此根據(jù)各部分的基本原理，對(duì)各方案進(jìn)行分析和比較。本設(shè)計(jì)采用直接數(shù)字頻率合成技術(shù)設(shè)計(jì)雙通道正弦信號(hào)發(fā)生器，可以輸出兩路頻率相同、相位差可調(diào)的正弦信號(hào)。該發(fā)生器具有頻率穩(wěn)定度高及調(diào)頻、調(diào)相迅速的優(yōu)點(diǎn)。由于本系統(tǒng)主要DDS的FPGA實(shí)現(xiàn)，故在此著重介紹DDS的原理及其FPGA實(shí)現(xiàn)。</p>&l

21、t;p>　　1.2 DDS簡(jiǎn)介</p><p>　　1.2.1 DDS結(jié)構(gòu)原理</p><p>　　DDS的基本原理是利用采樣定理,通過(guò)查表法產(chǎn)生波形。DDS的結(jié)構(gòu)有很多種,其基本的電路原理可用圖1-1來(lái)表示。</p><p>　　圖1-1 DDS的原理框圖</p><p>　　相位累加器由N位加法器與N位累加寄存器級(jí)聯(lián)構(gòu)成。每

22、來(lái)一個(gè)時(shí)鐘脈沖fs,加法器將頻率控制字k與累加寄存器輸出的累加相位數(shù)據(jù)相加,把相加后的結(jié)果送至累加寄存器的數(shù)據(jù)輸入端。累加寄存器將加法器在上一個(gè)時(shí)鐘脈沖作用后所產(chǎn)生的新相位數(shù)據(jù)反饋到加法器的輸入端,以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣,相位累加器在時(shí)鐘作用下,不斷對(duì)頻率控制字進(jìn)行線(xiàn)性相位累加。由此可以看出,相位累加器在每一個(gè)時(shí)鐘脈沖輸入時(shí),把頻率控制字累加一次,相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位,相位累加器的

23、溢出頻率就是DDS輸出的信號(hào)頻率。 </p><p>　　用相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器(ROM)的相位取樣地址,這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值(二進(jìn)制編碼)經(jīng)查找表查出,完成相位到幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到D/A轉(zhuǎn)換器,D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換成所要求合成頻率的模擬量形式信號(hào)。低通濾波器用于濾除不需要的取樣分量,以便輸出頻譜純凈的正弦波信號(hào)。 </p><p

24、>　　DDS在相對(duì)帶寬、頻率轉(zhuǎn)換時(shí)間、高分辨力、相位連續(xù)性、正交輸出以及集成化等一系列性能指標(biāo)方面遠(yuǎn)遠(yuǎn)超過(guò)了傳統(tǒng)頻率合成技術(shù)所能達(dá)到的水平,為系統(tǒng)提供了優(yōu)于模擬信號(hào)源的性能。 </p><p>　　1.2.2 性能特點(diǎn)</p><p>　　(1)輸出頻率相對(duì)帶寬較寬 </p><p>　　輸出頻率帶寬為50%fs(理論值)。但考慮到低通

25、濾波器的特性和設(shè)計(jì)難度以及對(duì)輸出信號(hào)雜散的抑制,實(shí)際的輸出頻率帶寬仍能達(dá)到40%fs。 </p><p>　　(2)頻率轉(zhuǎn)換時(shí)間短 </p><p>　　DDS是一個(gè)開(kāi)環(huán)系統(tǒng),無(wú)任何反饋環(huán)節(jié),這種結(jié)構(gòu)使得DDS的頻率轉(zhuǎn)換時(shí)間極短。事實(shí)上,在DDS的頻率控制字改變之后,需經(jīng)過(guò)一個(gè)時(shí)鐘周期之后按照新的相位增量累加,才能實(shí)現(xiàn)頻率的轉(zhuǎn)換。因此,頻率轉(zhuǎn)換的時(shí)間等于頻率控制字的傳輸

26、時(shí)間,也就是一個(gè)時(shí)鐘周期的時(shí)間。時(shí)鐘頻率越高,轉(zhuǎn)換時(shí)間越短。DDS的頻率轉(zhuǎn)換時(shí)間可達(dá)納秒數(shù)量級(jí),比使用其它的頻率合成方法都要短數(shù)個(gè)數(shù)量級(jí)。 </p><p>　　(3)頻率分辨率極高 </p><p>　　若時(shí)鐘fs的頻率不變,DDS的頻率分辨率就由相位累加器的位數(shù)N決定。只要增加相位累加器的位數(shù)N即可獲得任意小的頻率分辨率。目前,大多數(shù)DDS的分辨率在1Hz數(shù)量級(jí),許

27、多小于1mhz甚至更小。</p><p>　　(4)相位變化連續(xù) </p><p>　　改變DDS輸出頻率,實(shí)際上改變的每一個(gè)時(shí)鐘周期的相位增量,相位函數(shù)的曲線(xiàn)是連續(xù)的,只是在改變頻率的瞬間其頻率發(fā)生了突變,因而保持了信號(hào)相位的連續(xù)性。 </p><p>　　(5)輸出波形的靈活性 </p><p>　　只要在D

28、DS內(nèi)部加上相應(yīng)控制如調(diào)頻控制FM、調(diào)相控制PM和調(diào)幅控制AM,即可以方便靈活地實(shí)現(xiàn)調(diào)頻、調(diào)相和調(diào)幅功能,產(chǎn)生FSK、PSK、ASK和MSK等信號(hào)。另外,只要在DDS的波形存儲(chǔ)器存放不同波形數(shù)據(jù),就可以實(shí)現(xiàn)各種波形輸出,如三角波、鋸齒波和矩形波甚至是任意的波形。當(dāng)DDS的波形存儲(chǔ)器分別存放正弦和余弦函數(shù)表時(shí),既可得到正交的兩路輸出。 </p><p><b>　　(6)其他優(yōu)點(diǎn) &l

29、t;/b></p><p>　　由于DDS中幾乎所有部件都屬于數(shù)字電路,易于集成,功耗低、體積小、重量輕、可靠性高,且易于程控,使用相當(dāng)靈活,因此性?xún)r(jià)比極高。 </p><p>　　DDS也有局限性,主要表現(xiàn)在： </p><p>　　(1)輸出頻帶范圍有限 </p><p>　　由于DDS內(nèi)部DAC和波形

30、存儲(chǔ)器(ROM)的工作速度限制,使得DDS輸出的最高頻率有限。目前市場(chǎng)上采用CMOS、TYL、ECL工藝制作的DDS芯片,工作頻率一般在幾十MHz至400MHz左右。采用GaAs工藝的DDS芯片工作頻率可達(dá)2GHz左右。 </p><p><b>　　(2)輸出雜散大 </b></p><p>　　由于DDS采用全數(shù)字結(jié)構(gòu),不可避免地引入了雜散。其

31、來(lái)源主要有三個(gè)：相位累加器相位舍位誤差造成的雜散;幅度量化誤差(由存儲(chǔ)器有限字長(zhǎng)引起)造成的雜散和DAC非理想特性造成的雜散。 </p><p>　　1.2.3 DDS的理論分析</p><p>　　DDS的基本原理是，在高速存儲(chǔ)器中放入正弦函數(shù)——相位數(shù)據(jù)表格，經(jīng)過(guò)查表操作，將讀出的數(shù)據(jù)送到高速DAC產(chǎn)生正弦波?？删幊藾DS系統(tǒng)原理如圖1-2</p><p

32、>　　圖1-2 可編程DDS系統(tǒng)原理</p><p>　　N:相位累加器位數(shù)； M：相位累加器實(shí)際對(duì)ROM尋址的位數(shù)</p><p>　　S：ROM輸出正弦信號(hào)（離散化）的位數(shù)</p><p>　　位數(shù)：相位累加器舍去的位數(shù)，滿(mǎn)足位數(shù)=N-M</p><p>　　1.2.4 相位累加器</p><p>　　

33、相位累加器由 N位加法器與N 位累加寄存器級(jí)聯(lián)構(gòu)成如下圖1-3</p><p>　　圖1-3 相位累加器原理</p><p>　　每來(lái)一個(gè)時(shí)鐘脈沖fc，加法器將控制字 k與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加后的結(jié)果送到累加寄存器的數(shù)據(jù)輸入端，以使加法器在下一個(gè)時(shí)鐘脈沖的作用下繼續(xù)與頻率控制字相加。這樣，相位累加器在時(shí)鐘作用下，不斷對(duì)頻率控制字進(jìn)行線(xiàn)性相位加累加。由此可以看出，相位累加

34、器在每一個(gè)時(shí)鐘輸入時(shí)，把頻率控制字累加一次，相位累加器輸出的數(shù)據(jù)就是合成信號(hào)的相位，相位累加器的輸出頻率就是 DDS輸出的信號(hào)頻率。 </p><p>　　接著，把相位累加器輸出的數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址。這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出（可以看成是一種映射） ，完成相位到相應(yīng)幅值轉(zhuǎn)換。波形存儲(chǔ)器的輸出送到 D/A 轉(zhuǎn)換器，D/A轉(zhuǎn)換器將數(shù)字量形式的波形幅值轉(zhuǎn)換

35、成所要求合成頻率的模擬量形式信號(hào)。D/A轉(zhuǎn)換器之后還可以加上一低通濾波器用于濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號(hào)。而這個(gè)低通濾波器可以用 DSP編程完成，或者用FPGA編程實(shí)現(xiàn)。示意圖1-4如下</p><p>　　圖1-4 各階段波形輸出</p><p>　　DDS輸出信號(hào)的頻率與基準(zhǔn)時(shí)鐘頻率的關(guān)系由下式給定：</p><p><b>　　

36、(公式2-1)</b></p><p>　　其中，為基準(zhǔn)時(shí)鐘頻率，為波形存儲(chǔ)器的字?jǐn)?shù)，N為相位累加器的位數(shù)， K為頻率控制字。一般的, K小于N 假設(shè)基準(zhǔn)時(shí)鐘頻率為 131kHz，累加器為 8位，k=4, 則。 </p><p>　　可見(jiàn)，通過(guò)設(shè)定 DDS 相位累加器的位數(shù)（也即 ROM 存儲(chǔ)器數(shù)據(jù)表的長(zhǎng)度）、頻率控制字和基準(zhǔn)時(shí)鐘頻率，就可以產(chǎn)生任意頻率的輸出。 </p&

37、gt;<p>　　DDS的頻率分辨率（即頻率精度）定義為： </p><p><b>　　(公式2-2)</b></p><p>　　其中，為基準(zhǔn)時(shí)鐘頻率，為波形存儲(chǔ)器的字?jǐn)?shù)， N為相位累加器的位數(shù)。 </p><p>　　DDS 輸出信號(hào)的頻率分辨率也就是頻率控制字K為1時(shí)DDS輸出的頻率值，由基準(zhǔn)時(shí)鐘頻率和ROM存儲(chǔ)器數(shù)據(jù)表的

38、長(zhǎng)度決定，因此只要 ROM存儲(chǔ)器數(shù)據(jù)表的長(zhǎng)度足夠長(zhǎng)，DDS就可以得到很細(xì)的頻率間隔，同時(shí)我們可以在基準(zhǔn)時(shí)鐘后面加一級(jí)分頻器電路，這樣就可以在更大的范圍內(nèi)調(diào)節(jié)頻率分辨率及輸出信號(hào)的頻率。 </p><p>　　DDS輸出信號(hào)的最低頻率也就是 DDS 的頻率分辨率，而DDS輸出信號(hào)的最高頻率由Nyquist 采樣定理決定，理論上可以達(dá)到時(shí)鐘頻率的一半，即，但由于工作頻率越接近 ，階梯波形中所包含的無(wú)用頻率分量越大，而

39、低通濾波器的特性又不是理想的，輸出信號(hào)的頻譜純度很難達(dá)到所要求的指標(biāo)，為此DDS 輸出信號(hào)的最大頻率都低于 ，一般認(rèn)為 DDS 輸出信號(hào)的上限頻率為時(shí)鐘頻率的40%。</p><p>　　1.2.5 移相原理</p><p>　　所謂移相是指兩路同頻的信號(hào)，以其中的一路為參考，另一路相對(duì)于該參考作超前或滯后的移動(dòng)，即稱(chēng)為相位的移動(dòng)。兩路信號(hào)的相位不同，便存在相位差，簡(jiǎn)稱(chēng)相差。若我們將一個(gè)

40、信號(hào)周期看作是360°，則相差的范圍就在0°～360°之間。例如在圖1-5中，以A信號(hào)為參考，B信號(hào)相對(duì)于A信號(hào)作滯后移相φ°，則稱(chēng)A超前Bφ°，或稱(chēng)B滯后Aφ°。</p><p>　　圖1-5 移相示意圖</p><p>　　若輸出信號(hào)A和B的相位差可調(diào)，須保證兩路信號(hào)同步，故應(yīng)滿(mǎn)足以下條件：</p><p&

41、gt;　　(1)輸入到兩個(gè)頻率合成器芯片的參考時(shí)鐘之間的相位偏移要足夠小。這個(gè)相移會(huì)導(dǎo)致輸出信號(hào)之間產(chǎn)生與之成比例的相移。因此在布線(xiàn)時(shí)必須精心設(shè)計(jì)，使從FPGA輸出參考時(shí)鐘的引腳到兩個(gè)頻率合成器芯片的參考時(shí)鐘輸入引腳的引線(xiàn)距離相等，以保證系統(tǒng)時(shí)鐘同步。另外，參考時(shí)鐘上升／下降沿的抖動(dòng)應(yīng)盡可能小，并且時(shí)間應(yīng)盡可能短，因?yàn)椴煌l率合成器芯片輸入電路的觸發(fā)電壓不同，因此參考時(shí)鐘的上升／下降沿時(shí)間太長(zhǎng)會(huì)增加輸出信號(hào)的相位誤差。</p>

42、;<p>　　(2)頻率控制字送到頻率合成器的數(shù)據(jù)緩沖區(qū)后，還必須通過(guò)一個(gè)更新時(shí)鐘才能將數(shù)據(jù)緩沖區(qū)中的數(shù)據(jù)送到相位累加器，成為有效數(shù)據(jù)后進(jìn)行輸出。頻率合成器有兩種更新時(shí)鐘產(chǎn)生方式，一種由FPGA內(nèi)部自動(dòng)產(chǎn)生，另一種由外部提供。要使兩路輸出信號(hào)同步，必須使用外部I／O更新時(shí)鐘，同時(shí)必須使參考時(shí)鐘信號(hào)(REFCLK)與外部I／O更新時(shí)鐘(UPDATE CLK)上升沿之間滿(mǎn)足圖1-6所示的時(shí)序關(guān)系。</p><

43、;p>　　圖1-6 參考時(shí)鐘與更新時(shí)鐘之間的時(shí)序關(guān)系</p><p>　　1.2.6 D／A轉(zhuǎn)換模塊</p><p>　　D／A轉(zhuǎn)換器是DDS系統(tǒng)的核心器件，其速度和特性直接影響整個(gè)系統(tǒng)的性能。從建立時(shí)間、尖峰脈沖能量、位數(shù)和積分線(xiàn)性等四個(gè)方面選擇D／A轉(zhuǎn)換器。因?yàn)镈DS系統(tǒng)的工作頻率一般都很高，因此首先應(yīng)選用高速D／A轉(zhuǎn)換器。其次是考慮信噪比問(wèn)題，增大D／A轉(zhuǎn)換器的位數(shù)，可減小電

44、壓幅值量化誤差，增大信噪比，因此，采用了8位的D／A轉(zhuǎn)換器。</p><p>　　1.2.7 濾波器模塊</p><p>　　濾波器分為兩組：一組是橢圓函數(shù)濾波器，用于正弦波的濾波；另一組是線(xiàn)性濾波器，用于其他標(biāo)準(zhǔn)波形的濾波</p><p>　　1.2.8 實(shí)現(xiàn)DDS的三種技術(shù)方法</p><p>　　1 采用高性能DDS單片電路的解決方

45、案 </p><p>　　2采用低頻正弦波DDS單片電路的解決方案 </p><p>　　3自行設(shè)計(jì)的基于FPGA芯片的解決方案</p><p>　　DDS問(wèn)世之初，構(gòu)成DDS的元器件的速度限制和數(shù)字化引起的噪聲這兩個(gè)主要缺點(diǎn)阻礙了DDS的發(fā)展與實(shí)際應(yīng)用。隨著近幾年超高速數(shù)字電路的發(fā)展以及對(duì)DDS的深入研究，DDS的最高工作頻率以及噪聲性能已接近

46、并達(dá)到鎖相頻率合成器相當(dāng)?shù)乃?。近年?lái)隨著頻率合成技術(shù)的發(fā)展，DDS已廣泛應(yīng)用于通訊、導(dǎo)航、雷達(dá)、遙控遙測(cè)、電子測(cè)量以及現(xiàn)代化的儀器儀表工業(yè)等領(lǐng)域。</p><p>　　1.3 FPGA簡(jiǎn)介</p><p>　　1.3.1 FPGA概述</p><p>　　現(xiàn)場(chǎng)可編程門(mén)陣列FPGA（FieldProgrammable Gate Array）是美國(guó)Xilinx公司

47、于1984年首先開(kāi)發(fā)的一種通用型用戶(hù)可編程器件。FPGA既具有門(mén)陣列器件的高集成度和通用性，又有可編程邏輯器件用戶(hù)可編程的靈活性。</p><p>　　FPGA是英文Field Programmable Gate Array的縮寫(xiě)，即現(xiàn)場(chǎng)可編程門(mén)陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。FPGA采用了邏輯單元陣列LCA（Logic Cell Array）這樣一個(gè)新概念，內(nèi)部包括可配

48、置邏輯模塊CLB（Configurable Logic Block）、輸出輸入模塊IOB（Input Output Block）和內(nèi)部連線(xiàn)（Interconnect）三個(gè)部分。它是作為專(zhuān)用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。 </p><p>　　1.3.2 FPGA的基本特點(diǎn)主要有 </p><p>　　

49、1）采用FPGA設(shè)計(jì)ASIC電路，用戶(hù)不需要投片生產(chǎn)，就能得到合用的芯片。</p><p>　　2）FPGA可做其它全定制或半定制ASIC電路的中試樣片。 </p><p>　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。 </p><p>　　4）FPGA是ASIC電路中設(shè)計(jì)周期最短、開(kāi)發(fā)費(fèi)用最低、風(fēng)險(xiǎn)最小的器件之一。 </p><p>　

50、　5）FPGA采用高速CHMOS工藝，功耗低，可以與CMOS、TTL電平兼容。 </p><p>　　可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇</p><p>　　1.3.3 FPGA的工作原理</p><p>　　FPGA是在PAL、GAL、EPLD、CPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為ASIC領(lǐng)域中的一種半定制電路而出

51、現(xiàn)的，即解決了定制電路的不足，又克服了原有可編程器件門(mén)電路有限的缺點(diǎn)。</p><p>　　由于FPGA需要被反復(fù)燒寫(xiě)，它實(shí)現(xiàn)組合邏輯的基本結(jié)構(gòu)不可能像ASIC那樣通過(guò)固定的與非門(mén)來(lái)完成，而只能采用一種易于反復(fù)配置的結(jié)構(gòu)。查找表可以很好地滿(mǎn)足這一要求，目前主流FPGA都采用了基于SRAM工藝的查找表結(jié)構(gòu)，也有一些軍品和宇航級(jí)FPGA采用Flash或者熔絲與反熔絲工藝的查找表結(jié)構(gòu)。通過(guò)燒寫(xiě)文件改變查找表內(nèi)容的方法來(lái)

52、實(shí)現(xiàn)對(duì)FPGA的重復(fù)配置。</p><p>　　根據(jù)數(shù)字電路的基本知識(shí)可以知道，對(duì)于一個(gè)n輸入的邏輯運(yùn)算，不管是與或非運(yùn)算還是異或運(yùn)算等等，最多只可能存在2n種結(jié)果。所以如果事先將相應(yīng)的結(jié)果存放于一個(gè)存貯單元，就相當(dāng)于實(shí)現(xiàn)了與非門(mén)電路的功能。FPGA的原理也是如此，它通過(guò)燒寫(xiě)文件去配置查找表的內(nèi)容，從而在相同的電路情況下實(shí)現(xiàn)了不同的邏輯功能。</p><p><b>　　查找表的

53、原理與結(jié)構(gòu)</b></p><p>　　查找表(Look-Up-Table)簡(jiǎn)稱(chēng)為L(zhǎng)UT，LUT本質(zhì)上就是一個(gè)RAM。目前FPGA中多使用4輸入的LUT，所以每一個(gè)LUT可以看成一個(gè)有4位地址線(xiàn)的的RAM。當(dāng)用戶(hù)通過(guò)原理圖或HDL語(yǔ)言描述了一個(gè)邏輯電路以后，PLD/FPGA開(kāi)發(fā)軟件會(huì)自動(dòng)計(jì)算邏輯電路的所有可能結(jié)果，并把真值表(即結(jié)果)事先寫(xiě)入RAM，這樣，每輸入一個(gè)信號(hào)進(jìn)行邏輯運(yùn)算就等于輸入一個(gè)地址進(jìn)

54、行查表，找出地址對(duì)應(yīng)的內(nèi)容，然后輸出即可。</p><p>　　下面給出一個(gè)四輸入與非門(mén)電路的例子來(lái)說(shuō)明LUT實(shí)現(xiàn)邏輯功能的原理。</p><p>　　圖1-7給出一個(gè)使用LUT實(shí)現(xiàn)四輸入與門(mén)電路的真值表。</p><p>　　圖1-7 輸入與門(mén)的真值表</p><p>　　從中可以看到，LUT具有和邏輯電路相同的功能。實(shí)際上，LUT具有

55、更快的執(zhí)行速度和更大的規(guī)模。查找表結(jié)構(gòu)的FPGA邏輯實(shí)現(xiàn)原理</p><p>　　因?yàn)榛贚UT的FPGA具有很高的集成度，其器件密度從數(shù)萬(wàn)門(mén)到數(shù)千萬(wàn)門(mén)不等，可以完成極其復(fù)雜的時(shí)序與邏輯組合邏輯電路功能，所以適用于高速、高密度的高端數(shù)字邏輯電路設(shè)計(jì)領(lǐng)域。其組成部分主要有可編程輸入/輸出單元、基本可編程邏輯單元、內(nèi)嵌SRAM、豐富的布線(xiàn)資源、底層嵌入功能單元、內(nèi)嵌專(zhuān)用單元等，主要設(shè)計(jì)和生產(chǎn)廠家有Xilinx、Alt

56、era、Lattice、Actel、Atmel和QuickLogic等公司，其中最大的是Xilinx、Altera、Lattice三家。</p><p>　　1.3.4 FPGA配置方式</p><p>　　FPGA的配置與編程都是通過(guò)軟件設(shè)計(jì)與仿真驗(yàn)證的功能寫(xiě)入實(shí)際的FPGA中才能完成的。所以，PFGA需要通過(guò)配置才能實(shí)現(xiàn)所需要的功能。Cyclone器件的配置數(shù)據(jù)存儲(chǔ)在SRAM單元中，

57、由于SRAM是易失性的存儲(chǔ)器，因此Cyclone器件上電后，外部電路需要將配置數(shù)據(jù)重新下載到SRAM器件的單元中。在期間配置完成后，內(nèi)部的寄存器以及I/O管腳必須先進(jìn)性初始化，然后才會(huì)按照用戶(hù)設(shè)計(jì)功能正常工作。Cyclone器件的配置方式有三種主穿行(AS)方式，被動(dòng)串行方式（PS）方式和JTAG方式。</p><p>　　本系統(tǒng)使用AS方式和JTAG方式。</p><p>　　主串行方式

58、AS只能夠與Altera公司提供的制動(dòng)主動(dòng)配置芯片（EPCS系列）配置使用，而且只有在STRATIXⅡ系列和Cyclone系列的器件中支持。</p><p>　　AS方式在FPGA主動(dòng)方式下，有目標(biāo)FPGA來(lái)主動(dòng)輸出控制和同步信號(hào)（包括配置時(shí)鐘）給Altera專(zhuān)用的配置芯片（EPSCS1和EPCS4等）在芯片收到命令后就把配置數(shù)據(jù)發(fā)給FPGA，完成配置過(guò)程。AS配置方式比較簡(jiǎn)單，只需要DATA，DCLK，NCS。

59、ASDI四條線(xiàn)與船型芯片連接即可。</p><p>　　圖1-8 AS配置芯片與FPGA硬件連接電路</p><p>　　邊界掃描方式(Joint Test Action Group，JTAG)是1990年被IEEE批準(zhǔn)為IEEEll49．1．1990測(cè)試訪(fǎng)問(wèn)端口和邊界掃描結(jié)構(gòu)標(biāo)準(zhǔn)，主要用于芯片內(nèi)部測(cè)試?，F(xiàn)在多數(shù)的高級(jí)器件都支持JTAG協(xié)議，如DSP、FPGA器件等。JTAG方式是所有配

60、置方式中優(yōu)先級(jí)最高的一種，JTAG配置方式支持菊花鏈方式，可以級(jí)聯(lián)多片F(xiàn)PGA，功能比較強(qiáng)大。</p><p>　　JTAG引腳的定義為：TCK為測(cè)試時(shí)鐘輸入；TDI為測(cè)試數(shù)據(jù)輸入，數(shù)據(jù)通過(guò)TDI引腳輸入JTAG接口；TDO為測(cè)試數(shù)據(jù)輸出，數(shù)據(jù)通過(guò)TDO引腳從JTAG接口輸出；TMS為測(cè)試模式選擇，TMS用來(lái)設(shè)置JTAG接口處于某種特定的測(cè)試模式；TRST為測(cè)試復(fù)位，輸入引腳，低電平有效。</p>

61、<p>　　圖1-9 JTAG配置時(shí)的連接電路</p><p>　　1.4 VHDL介紹</p><p>　　1.4.1 VHDL簡(jiǎn)介</p><p>　　VHDL的英文全名是Very-High-Speed Integrated Circuit Hardware Description Language，誕生于1982年。1987年底，VHDL被IEE

62、E和美國(guó)國(guó)防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語(yǔ)言。</p><p>　　VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)、行為、功能和接口。除了含有許多具有硬件特征的語(yǔ)句外，VHDL的語(yǔ)言形式和描述風(fēng)格與句法是十分類(lèi)似于一般的計(jì)算機(jī)高級(jí)語(yǔ)言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計(jì)，或稱(chēng)設(shè)計(jì)實(shí)體（可以是一個(gè)元件，一個(gè)電路模塊或一個(gè)系統(tǒng)）分成外部（或稱(chēng)可視部分,及端口)和內(nèi)部（或稱(chēng)不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對(duì)一個(gè)設(shè)計(jì)

63、實(shí)體定義了外部界面后，一旦其內(nèi)部開(kāi)發(fā)完成后，其他的設(shè)計(jì)就可以直接調(diào)用這個(gè)實(shí)體。這種將設(shè)計(jì)實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計(jì)的基本點(diǎn)。</p><p>　　1.4.2 VHDL語(yǔ)言的特點(diǎn)</p><p>　　VHDL 語(yǔ)言能夠成為標(biāo)準(zhǔn)化的硬件描述語(yǔ)言并獲得廣泛應(yīng)用 , 它自身必然具有很多其他硬件描述語(yǔ)言所不具備的優(yōu)點(diǎn)。歸納起來(lái) ,VHDL 語(yǔ)言主要具有以下優(yōu)點(diǎn)：</p>

64、<p>　　(1) VHDL 語(yǔ)言功能強(qiáng)大,設(shè)計(jì)方式多樣；</p><p>　　(2) VHDL 語(yǔ)言具有強(qiáng)大的硬件描述能力；</p><p>　　(3) VHDL 語(yǔ)言具有很強(qiáng)的移植能力；</p><p>　　(4) VHDL 語(yǔ)言的設(shè)計(jì)描述與器件無(wú)關(guān)；</p><p>　　(5) VHDL 語(yǔ)言程序易于共享和復(fù)用；</p

65、><p>　　由于 VHDL 語(yǔ)言是一種描述、模擬、綜合、優(yōu)化和布線(xiàn)的標(biāo)準(zhǔn)硬件描述語(yǔ)言，因此它可以使設(shè)計(jì)成果在設(shè)計(jì)人員之間方便地進(jìn)行交流和共享, 從而減小硬件電路設(shè)計(jì)的工作量, 縮短開(kāi)發(fā)周期。</p><p>　　1.4.3 VHDL語(yǔ)言的構(gòu)成</p><p>　　以硬件模式語(yǔ)言表達(dá)設(shè)計(jì)意圖，F(xiàn)PGA作為硬件載體，計(jì)算機(jī)的開(kāi)發(fā)工具。EDA軟件作為開(kāi)發(fā)環(huán)境的現(xiàn)代電子設(shè)計(jì)

66、方法日益成熟。</p><p>　　VHDL語(yǔ)言的程序結(jié)構(gòu)。一個(gè)VHDL程序包含實(shí)體（entity），結(jié)構(gòu)體（architecture）,配置（configuration）.包集合（package）,庫(kù)（library5）個(gè)部分。</p><p>　　其實(shí)實(shí)體是一個(gè)VHDL程序的基本單元，由實(shí)體說(shuō)明和結(jié)構(gòu)體兩部分組成。實(shí)體說(shuō)明用于描述設(shè)計(jì)系統(tǒng)的外部接口信號(hào)，結(jié)構(gòu)體用來(lái)描述系統(tǒng)的行為，系統(tǒng)數(shù)

67、據(jù)流程或者系統(tǒng)組織結(jié)構(gòu)形式。配置用于從庫(kù)中選取所需單元來(lái)組成系統(tǒng)設(shè)計(jì)的不同規(guī)格的不同版本，是被設(shè)計(jì)系統(tǒng)的功能發(fā)生變化。包集合存放個(gè)設(shè)計(jì)模塊工匠的數(shù)據(jù)類(lèi)型，常熟，子程序等。</p><p>　　庫(kù)用于存放已編譯的實(shí)體結(jié)構(gòu)體，包集合，配置。庫(kù)有兩種，一種用戶(hù)自行生成的IP庫(kù)，有些集成電路設(shè)計(jì)中心開(kāi)發(fā)了大量的工程軟件，有不少好的設(shè)計(jì)范例，可以重復(fù)引用，所以用戶(hù)自行建立庫(kù)的專(zhuān)業(yè)EDA公司的任務(wù)之一。另外一種是PLD，AS

68、IC芯片制造商提供的庫(kù)。用戶(hù)可以直接引用不必從頭編寫(xiě)</p><p>　　圖1-10 VHDL程序語(yǔ)言結(jié)構(gòu)</p><p>　　VHDL程序由兩部分組成：第一部分為實(shí)體說(shuō)明，第二部分為結(jié)構(gòu)體。VHDL程序結(jié)構(gòu)更抽象。更基本更簡(jiǎn)練的表示。設(shè)計(jì)實(shí)體由關(guān)鍵字(entity)來(lái)標(biāo)識(shí)，結(jié)構(gòu)體由Arehitecture來(lái)標(biāo)識(shí)。一個(gè)電路系統(tǒng)的程序設(shè)計(jì)可以只有一個(gè)實(shí)體，可以有多個(gè)結(jié)構(gòu)體。系統(tǒng)設(shè)計(jì)中的實(shí)體

69、提供該設(shè)計(jì)的公共信息，結(jié)構(gòu)體定義各個(gè)模塊內(nèi)的操作特性。一個(gè)設(shè)計(jì)實(shí)體至少包含一個(gè)結(jié)構(gòu)體或多個(gè)結(jié)構(gòu)體，構(gòu)成一個(gè)電子系統(tǒng)的設(shè)計(jì)系統(tǒng)。</p><p>　　1.5 Quartus II介紹</p><p>　　1.5.1 Quartus II簡(jiǎn)介</p><p>　　Quartus II 是Altera公司的綜合性PLD開(kāi)發(fā)軟件，支持原理圖、VHDL、VerilogHD

70、L以及AHDL（Altera Hardware Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。 </p><p>　　Quartus II可以在XP、Linux以及Unix上使用，除了可以使用Tcl腳本完成設(shè)計(jì)流程外，提供了完善的用戶(hù)圖形界面設(shè)計(jì)方式。具有運(yùn)行速度快，界面統(tǒng)一，功能集中，易學(xué)易用等特點(diǎn)。 </p&g

71、t;<p>　　Quartus II支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫(kù)，使用戶(hù)可以充分利用成熟的模塊，簡(jiǎn)化了設(shè)計(jì)的復(fù)雜性、加快了設(shè)計(jì)速度。對(duì)第三方EDA工具的良好支持也使用戶(hù)可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 </p><p>　　此外，Quartus II 通過(guò)和DSP Builder工具與Matlab/Simulink相結(jié)合，可以方便地

72、實(shí)現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)（SOPC）開(kāi)發(fā)，集系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯設(shè)計(jì)于一體，是一種綜合性的開(kāi)發(fā)平臺(tái)。 </p><p>　　Altera Quartus II 作為一種可編程邏輯的設(shè)計(jì)環(huán)境, 由于其強(qiáng)大的設(shè)計(jì)能力和直觀易用的接口，越來(lái)越受到數(shù)字系統(tǒng)設(shè)計(jì)者的歡迎。</p><p>　　1.5.2 Quartus II優(yōu)點(diǎn)</p>

73、<p>　　1) 快速重新編譯特性，進(jìn)行小的設(shè)計(jì)改動(dòng)時(shí)，保留時(shí)序，縮短編譯時(shí)間。</p><p>　　2) 多處理器支持，編譯時(shí)間平均快出20％。</p><p>　　3) 高級(jí)布局布線(xiàn)算法，實(shí)現(xiàn)了業(yè)界最短的編譯時(shí)間。</p><p>　　4) 漸進(jìn)式編譯支持，將編譯時(shí)間進(jìn)一步縮短了70％。</p><p>　　1.5.3 Q

74、uartus II應(yīng)用</p><p>　　利用QuartusⅡ?qū)PGA的設(shè)計(jì)輸入方法有很多種，可以靈活選擇使用，以下三種輸入方法較為常用：</p><p>　　(1)原理圖輸入：這是一種較為直觀便捷的輸入方法，用Quartus II系統(tǒng)本身提</p><p>　　供的各種原理圖庫(kù)進(jìn)行設(shè)計(jì)輸入。操作簡(jiǎn)單，易于電路的調(diào)整及觀察。</p><p&g

75、t;　　(2)硬件描述語(yǔ)言輸入：Quarms 11支持VHDL、AHDL和Verilog硬件描述語(yǔ)</p><p><b>　　言的設(shè)計(jì)輸入。</b></p><p>　　(3)網(wǎng)表輸入：對(duì)于在其它軟件系統(tǒng)上設(shè)計(jì)的電路，可以使用網(wǎng)表輸入，而不Ouartus II采用自上而下的設(shè)計(jì)方法，采用完全獨(dú)立于芯片廠商及產(chǎn)品結(jié)構(gòu)的描述語(yǔ)言，在功能級(jí)對(duì)產(chǎn)品進(jìn)行定義，并結(jié)合功能仿真技

76、術(shù)，確保設(shè)計(jì)的正確性。在功能定義完成以后，用邏輯綜合技術(shù)，把功能描述轉(zhuǎn)換成某一具體結(jié)構(gòu)芯片的網(wǎng)表文件，進(jìn)行布局布線(xiàn)。其結(jié)果還可以送回仿真器里，進(jìn)行包括功能和時(shí)序的驗(yàn)證。這樣不僅可以大大縮短設(shè)計(jì)周期，還可以使設(shè)計(jì)規(guī)模大大提高，同時(shí)也能保證以往設(shè)計(jì)成果的再利用，使用起來(lái)更加靈活方便。 </p><p>　　第二章 應(yīng)用器件介紹及電路</p><p>　　2.1 FPGA_EP1C3T100

77、N簡(jiǎn)介</p><p>　　圖2-1 ep1c3t-100 引腳</p><p>　　FGPA_EP1C3T100N的基本功能及介紹：ALTERA Cyclone 系列的 fpga 是 altera 公司針對(duì)底端用戶(hù)推出的一個(gè)系列的 fpga。具有成本低，使用的方便的優(yōu)點(diǎn)，規(guī)模從 3000 到 20000LE，支持各種單口I/O標(biāo)準(zhǔn)如LVTTL,LVCMOS,PCI和SSTL-2/3，通

78、過(guò)LLVD和SRSDS標(biāo)準(zhǔn)提供多達(dá)64個(gè)通道的差 分I/O支持。每個(gè)LVDS通道高達(dá)640Mbps，Cyclone期間具有雙數(shù)據(jù)速率（DDR）SDRAM和FCRAM接口的專(zhuān)用電路，CycloneFPGA中有兩個(gè)鎖相環(huán)提供6個(gè)輸出和層次時(shí)鐘結(jié)構(gòu)，以及復(fù)雜設(shè)計(jì)的時(shí)鐘管理電路。</p><p>　　EP1C3T100引腳功能與分類(lèi)：6個(gè)VCCI0(3.3V)引腳I/0banks提供電壓，每個(gè)banks可以采用不同的電壓

79、；4個(gè)VCCINT(1.5V),為內(nèi)核提供電壓；11個(gè)GND；VCCA_PLL為PLL提供1.5V電壓；GNDA_PLL與GNDA_PLL各一只；COF_DONE:雙向，開(kāi)路輸出為低電平表示正寫(xiě)入數(shù)據(jù)；Nstatus:雙向，開(kāi)路輸出，為低電平表示reset;Nconfig:配置控制輸入腳，低電平器件復(fù)位，由低到高的電位跳變啟動(dòng)配置；DCLK:專(zhuān)用的配置腳，PS模式是為配置數(shù)據(jù)使之能夠輸入，AS模式為配置數(shù)據(jù)時(shí)鐘輸出；DATAO:專(zhuān)用的配

80、置數(shù)據(jù)輸入腳；nCE:專(zhuān)用片選輸入，低電平有效;nCE:專(zhuān)用片選輸出，配置完成輸出為低；DSEL:共2只，指定配置模式，00為AS；TMS,TDI,TCK,TDO:是JTAG專(zhuān)用膠，前三為輸入；CLK0~CLK3：專(zhuān)用全局時(shí)鐘輸入，其中前兩個(gè)可用作驅(qū)動(dòng)PLL1;ASDO:AS模式下數(shù)據(jù)輸出，在PS模式下可作為I/O；nCSO:配置存貯器，在PS模式下可作為I/O。</p><p>　　2.2 DAC0832簡(jiǎn)介

81、</p><p>　　DAC0832是采集頻率為八位的D/A轉(zhuǎn)換芯片，集成電路沒(méi)有兩集輸入寄存器，是DAC0832芯片具有雙緩沖、單緩沖和直通三種輸入方式，以便適用于各種電路的需要（如要求多路D/A異步輸入、同步轉(zhuǎn)換等）。所以這個(gè)芯片應(yīng)用廣泛，</p><p>　　圖2-2 DAC0832 管腳分布</p><p>　　D/A轉(zhuǎn)換結(jié)果采用電流形式輸出，如需要相應(yīng)的模

82、擬電壓信號(hào)，可以通過(guò)一個(gè)高輸入阻抗的線(xiàn)性運(yùn)算放大器實(shí)現(xiàn)。運(yùn)放的反饋電阻可以通過(guò)RFB端引用片內(nèi)固有電阻，也可以外接。</p><p>　　DAC0832引腳功能說(shuō)明：DI0-DI7:數(shù)據(jù)輸入線(xiàn)，TLL電平；ILE:數(shù)據(jù)鎖存允許控制信號(hào)輸入線(xiàn)，高電平有效；CS:片選信號(hào)輸入線(xiàn)，低電平有效；WR1:為輸入寄存器的寫(xiě)選通信號(hào)；XFER:數(shù)據(jù)傳送控制信號(hào)輸入線(xiàn)，低電平有效；WR2:為DAC寄存器寫(xiě)選通輸入線(xiàn)；Iout1:

83、電流輸出線(xiàn)。輸入全為1時(shí)Iout1最大；Iout2:電流輸出線(xiàn)，其值與Iout1之和為一常數(shù)；Rfb:反饋信號(hào)輸入線(xiàn)，內(nèi)有反饋電阻；VCC:電源輸入線(xiàn)（+5V~+15V）；Vref:基準(zhǔn)電壓輸入線(xiàn)（-10v~+10v）；AGND:模擬地，模擬信號(hào)和基準(zhǔn)電源的參考地；DGND:數(shù)字地，兩種地線(xiàn)在基準(zhǔn)電源處共地比較好。</p><p>　　2.3 AMS1117穩(wěn)壓器</p><p>　　A

84、MS1117穩(wěn)壓器介紹：AMS1117系列穩(wěn)壓器有可調(diào)版與多種固定電壓版，設(shè)計(jì)用于提供1A輸出電流且工作壓差可低至1V。在最大輸出電流時(shí)，AMS1117器件的壓差保證最大不超過(guò)1.3V，并隨負(fù)載電流的減小而逐漸降低。</p><p>　　AMS1117 特性：三端口可調(diào)節(jié)或固定輸出電壓1.5V, 1.8V, 2.5V, 2.85V, 3.3V 和5.0V 輸出電流1A 工作壓差低至1V 線(xiàn)荷載調(diào)節(jié)：0.2% Ma

85、x. 負(fù)載調(diào)節(jié)：0.4% Max?？蛇xSOT-223,TO-252和SO-8封裝。 </p><p>　　AMS1117 應(yīng)用 高效線(xiàn)性穩(wěn)壓器后置穩(wěn)壓器，用于交換式電源 5V至3.3V線(xiàn)性穩(wěn)器 。</p><p>　　2.4 LM358雙運(yùn)算放大器</p><p>　　圖2-3 LM358運(yùn)算放大</p><p>　　LM358 內(nèi)部包括有

86、兩個(gè)獨(dú)立的、高增益、內(nèi)部頻率補(bǔ)償?shù)碾p運(yùn)算放大器，適合于電源電壓范圍很寬的單電源使用，也適用于雙電源工作模式，在推薦的工作條件下，電源電流與電源電壓無(wú)關(guān)。它的使用范圍包括傳感放大器、直流增益模塊和其他所有可用單電源供電的使用運(yùn)算放大器的場(chǎng)合。</p><p>　　2.5 電路設(shè)計(jì)模塊構(gòu)成</p><p>　?。?）DDS信號(hào)產(chǎn)生電路模塊：包括相位累加器，波形數(shù)據(jù)存儲(chǔ)器和高速DAC;<

87、/p><p>　?。?）FPGA控制電路模塊：包括命令接收與處理，產(chǎn)生各種控制信號(hào)；</p><p>　　（3）模擬通道輸出信號(hào)調(diào)理模塊：實(shí)現(xiàn)信號(hào)放大，幅度調(diào)節(jié)和滯留偏置調(diào)節(jié)等功能。</p><p>　　2.6 DDS的實(shí)現(xiàn)方案</p><p>　　DDS 系統(tǒng)主要由FPGA 核心電路、D/A 轉(zhuǎn)換電路、低通濾波電路、鍵盤(pán)電路和顯示電路組成。系

88、統(tǒng)具體實(shí)現(xiàn)框圖如圖4-1 所示。</p><p>　　圖2-3 DDS的FPGA實(shí)現(xiàn)框圖</p><p>　　系統(tǒng)分別以Altera Cyclone II 系列FPGA EP1C3T144 和VerilogHDL語(yǔ)言為硬件及軟件平臺(tái)，在此基礎(chǔ)上構(gòu)建DDS 核以及相關(guān)模塊。FPGA 核心電路產(chǎn)生的階梯數(shù)字信號(hào)通過(guò)D/A 轉(zhuǎn)換電路轉(zhuǎn)換為對(duì)應(yīng)的模擬信號(hào)。綜合考慮，采用DAC0832為D/A 轉(zhuǎn)換

89、芯片。該芯片為8 位串行輸入D/A 轉(zhuǎn)換器，選擇其參考電壓為5V，輸出電壓控制位選擇為1 倍輸出。由于轉(zhuǎn)換后的數(shù)字信號(hào)是階梯形的模擬信號(hào)，在D/A 轉(zhuǎn)化后利用低通濾波對(duì)信號(hào)進(jìn)行平滑處理。</p><p>　?。?） 參考時(shí)鐘頻率的選?。簳r(shí)鐘頻率決定輸出波形樣點(diǎn)的速率，最高采樣速率越高，產(chǎn)生輸出信號(hào)的頻帶越寬。將數(shù)字信號(hào)還原為模擬信號(hào)，根據(jù)采樣定理。理論上采樣頻率只要大于采樣信號(hào)帶寬的兩倍即可。但考慮實(shí)際信號(hào)不可能

90、是理想的，一次要進(jìn)行多點(diǎn)采樣。</p><p>　?。?） 相位累加器N </p><p>　　（公式2-1） </p><p>　　可見(jiàn)相位累加器長(zhǎng)N決定了信號(hào)的頻率分辨率。理論上N越大，頻率的分辨率越高，而且N的大小與寄存器的個(gè)數(shù)成正比，考慮到FPGA的容量，設(shè)計(jì)選取N=

91、24</p><p><b>　?。ü?-2）</b></p><p><b>　　（3）波形存儲(chǔ)器</b></p><p>　　由于DDS的最小相位分辨率為可見(jiàn)。M值的大小決定波形表的容量，也決定了相位分辨力，即波形的時(shí)間分辨力。波形表容量越大，一個(gè)周期內(nèi)波形的采樣點(diǎn)越多，產(chǎn)生的波形失真越小，輸出的信號(hào)質(zhì)量就越好。但存

92、儲(chǔ)器容量越大，功耗越大，所以需綜合考慮。設(shè)計(jì)的修改和擴(kuò)充，還可以在不同F(xiàn)PGA器件之間實(shí)現(xiàn)移植。</p><p>　?。?）相位累加器部分</p><p>　　在用FPGA設(shè)計(jì)DDS電路的時(shí)候，相位累加器是決定DDS電路性能的一個(gè)關(guān)鍵部分。小的累加器可以利用FLEX器件的進(jìn)位鏈得到快速、高效的電路結(jié)構(gòu)。然而由于進(jìn)位鏈必須位于臨近的LAB（邏輯陣列塊）和LE（邏輯單元）內(nèi)，因此長(zhǎng)的進(jìn)位鏈勢(shì)必

93、會(huì)減少其它邏輯使用的布線(xiàn)資源，同時(shí)過(guò)長(zhǎng)的進(jìn)位鏈也會(huì)制約整個(gè)系統(tǒng)速度的提高。</p><p>　　另一種提高速度的辦法是采用流水線(xiàn)技術(shù)，即把在一個(gè)時(shí)鐘內(nèi)要完成的邏輯操作分成幾步較小的操作，并插入幾個(gè)時(shí)鐘周期來(lái)提高系統(tǒng)的數(shù)據(jù)吞吐率。但是流水線(xiàn)技術(shù)比較適合開(kāi)環(huán)結(jié)構(gòu)的電路，要用在累加器這樣的閉環(huán)反饋的電路中必須謹(jǐn)慎考慮，以保證設(shè)計(jì)的準(zhǔn)確無(wú)誤。</p><p>　　綜合考慮后，相位累加器采用流水線(xiàn)技

94、術(shù)來(lái)實(shí)現(xiàn)，這樣能保證較高的資源利用率，又能提高系統(tǒng)的性能和速度。設(shè)計(jì)中整個(gè)系統(tǒng)只加入了一級(jí)流水線(xiàn)來(lái)提高速度。為了進(jìn)一步提高速度，在設(shè)計(jì)相位累加器模塊和加法器模塊時(shí)并沒(méi)有采用FPGA單元庫(kù)中16～32位加法器，盡管它們可以很容易地實(shí)現(xiàn)高達(dá)32位的相位累加器，但當(dāng)工作頻率較高時(shí)，它們較大的延時(shí)不能滿(mǎn)足速度要求，故不可取。因此，具體實(shí)現(xiàn)時(shí)分別采用了4個(gè)和8個(gè)4位累加器，以流水線(xiàn)的方式實(shí)現(xiàn)16位累加器和32位加法器。采用流水線(xiàn)技術(shù)可以大大提高系

95、統(tǒng)的工作速度。</p><p>　　（5）相位/幅度轉(zhuǎn)換電路</p><p>　　相位/幅度轉(zhuǎn)換電路是DDS電路中的另一個(gè)關(guān)鍵部分。該電路通常采用ROM結(jié)構(gòu)，相位累加器的輸出是一種數(shù)字式鋸齒波，通過(guò)取它的若干位作為ROM的地址輸入，而后通過(guò)查表和運(yùn)算，ROM就能輸出所需波形的量化數(shù)據(jù)。</p><p>　　在FPGA（針對(duì)Altera公司的器件）中，ROM一般由EA

96、B實(shí)現(xiàn)，且ROM表的尺寸隨地址位數(shù)或數(shù)據(jù)位數(shù)的增加成指數(shù)遞增關(guān)系，因此在滿(mǎn)足信號(hào)性能的前提下，如何有效利用FPGA的有限資源，成為相位/幅度轉(zhuǎn)換電路中最關(guān)鍵的一點(diǎn)。在設(shè)計(jì)時(shí)可充分利用信號(hào)周期內(nèi)的對(duì)稱(chēng)性和算術(shù)關(guān)系來(lái)減少EAB的開(kāi)銷(xiāo)。</p><p>　　相位/幅度轉(zhuǎn)換電路中的主要問(wèn)題在于ROM的大小。由于本設(shè)計(jì)只需要輸出正弦波，故考慮了以下的優(yōu)化方式：正弦波信號(hào)對(duì)于x=π直線(xiàn)成奇對(duì)稱(chēng)，基于此可以將ROM表減至原來(lái)的

97、1/2，再利用左半周期內(nèi)，波形對(duì)于點(diǎn)（π/2，0）成偶對(duì)稱(chēng)，進(jìn)一步將ROM表減至最初的1/4，因此通過(guò)一個(gè)正弦碼表的前1/4周期就可以變換得到的正弦的整個(gè)周期碼表，這樣就節(jié)省了將近3/4的資源。</p><p>　　2.7 D/A轉(zhuǎn)換電路與幅度控制電路</p><p>　　因?yàn)橐a(chǎn)生兩路具有相位差的正弦波，所以采用DAC0832，采集頻率為八位的D/A轉(zhuǎn)換芯片兩路信號(hào)分別轉(zhuǎn)換成模擬量輸出

98、。</p><p>　　在設(shè)計(jì)中還需要很多外圍電路來(lái)提供時(shí)鐘源和波形調(diào)整等，以下將簡(jiǎn)要介紹各外圍電路的設(shè)計(jì)及參數(shù)選擇</p><p><b>　　幅度控制電路：</b></p><p>　　波形的幅度控制利用調(diào)節(jié)電位器改變參考電壓，實(shí)現(xiàn)電壓的改變從而改變波形信號(hào)的幅度，從而實(shí)現(xiàn)步進(jìn)0.1V的幅度調(diào)整，幅值范圍0.3～5V。</p>

99、<p><b>　　圖2-4 調(diào)幅電路</b></p><p>　　2.8 電源電路與濾波電路</p><p>　　本設(shè)計(jì)中需用到的電源很廣，利用1117電壓得到3.3v和5v電壓提供。5V；而FPGA的IO端口工作電壓一般在3．3V；FPGA的內(nèi)核電壓為1．5V。所以實(shí)現(xiàn)不同電壓輸出，才能保證各器件正常工作。</p><p>&

100、lt;b>　　圖2-5 電源電路</b></p><p><b>　　濾波電路：</b></p><p>　　通過(guò)示波器發(fā)現(xiàn)生成信號(hào)上疊加有高頻噪聲，為了濾除該噪聲，選用RC與LM358 組成濾波電路有效的濾除了高頻噪聲高信號(hào)，從而使信號(hào)質(zhì)量有一定的改善。</p><p>　　圖2-6 RC濾波電路</p>&l

101、t;p>　　第三章 系統(tǒng)實(shí)現(xiàn)</p><p>　　3.1 FPGA 下載</p><p>　　FPGA下載實(shí)現(xiàn)在 quartus II 軟件上進(jìn)行設(shè)計(jì)，調(diào)試，仿真，驗(yàn)證完全正確后，選擇EP1C3T100 芯片，設(shè)置好電路的芯片引腳，將軟件生成的DDS.sof 文件下載到FPGA 芯片Cyclone II EP1C3T100 上，完成器件編程。通過(guò)按鈕開(kāi)關(guān)來(lái)改變頻率字，經(jīng)過(guò)高速D

102、A 轉(zhuǎn)換器轉(zhuǎn)換后，用示波器觀察實(shí)際結(jié)果。經(jīng)測(cè)試表明, 電路實(shí)際工作時(shí)的結(jié)果與仿真結(jié)果完全一致,達(dá)到了設(shè)計(jì)要求。</p><p><b>　　3.2 硬件調(diào)試</b></p><p>　　通過(guò)萬(wàn)用表檢測(cè)，確保電源芯片正常工作．輸出穩(wěn)定電壓，檢測(cè)各主要部件的輸入電壓均處于正常值；用示波器檢測(cè)晶振工作與否，并檢測(cè)接口與主要部件是否有信號(hào)輸入；完成電路板與示波器。通過(guò)串口與

103、AS(或JTAG)口，把程序下載到FPGA內(nèi)。</p><p><b>　　3.3 輸出波形</b></p><p>　　圖5-1 LM358輸出的幅度峰峰值（-3--0）的正弦波 f=24.41KHz</p><p>　　由DAC0832的9腳，LM358的1腳輸出</p><p>　　圖5-2 經(jīng)RC濾波后，系統(tǒng)輸

104、出的正弦波</p><p><b>　　總結(jié)</b></p><p>　　通過(guò)這次的畢業(yè)設(shè)計(jì)，使我更深入地學(xué)習(xí)了相關(guān)專(zhuān)業(yè)知識(shí)，并能夠熟練的操作Protel 99及Quartus II 軟件。通過(guò)對(duì)FPGA芯片的使用及對(duì)VHDL硬件描述語(yǔ)言的學(xué)習(xí)，讓我感到了VHDL硬件描述語(yǔ)言及Quartus II 軟件的方便性和靈活性，可以使編程技能快速提高，并且認(rèn)識(shí)到很多新的設(shè)計(jì)思

105、想。這給即將走向工作崗位的我?guī)?lái)了很大的幫助及深遠(yuǎn)的影響，使我受益無(wú)窮。</p><p>　　本設(shè)計(jì)采用現(xiàn)場(chǎng)可編程門(mén)陣列（FPGA）實(shí)現(xiàn)一個(gè)直接數(shù)字頻率合成器，可以產(chǎn)生正弦波波形，并具有波形任意選擇、頻率切換快和相位調(diào)節(jié)方便、設(shè)計(jì)簡(jiǎn)單可靠等優(yōu)點(diǎn)。因此采用這種方法，完全可以設(shè)計(jì)出具體需要的DDS信號(hào)發(fā)生器。由于DDS具有頻率轉(zhuǎn)換快、分辨率高、頻率合成范圍寬、相位可控等優(yōu)點(diǎn)，因此在設(shè)計(jì)開(kāi)發(fā)上性?xún)r(jià)比很高。</p&

106、gt;<p>　　在altera EP1C3平臺(tái)上，結(jié)合DAC0832、LM358、RC濾波應(yīng)用DDS原理完成了一路幅度可調(diào)正弦波，可以在此基礎(chǔ)上進(jìn)一步完善功能，通過(guò)人機(jī)接口實(shí)現(xiàn)實(shí)用的頻率、幅度、相位可調(diào)任意波DDS設(shè)計(jì)。</p><p><b>　　致謝</b></p><p>　　持續(xù)緊張和忙碌兩個(gè)多月的畢業(yè)設(shè)計(jì)終于完了，在此我特別感謝帶我的指導(dǎo)老

107、師——xx老師，在這次畢業(yè)設(shè)計(jì)中對(duì)我耐心的指導(dǎo)和幫助，在很多關(guān)鍵的知識(shí)點(diǎn)上進(jìn)行了講解疏通，給我論文寫(xiě)作的宏觀框圖提出了寶貴的意見(jiàn)，使我在設(shè)計(jì)的時(shí)候信心十足。感謝學(xué)校給我們這次畢業(yè)設(shè)計(jì)的機(jī)會(huì)和其他的幫助，還有一同討論、幫助我設(shè)計(jì)的同學(xué)表示感謝。</p><p>　　在這次畢業(yè)設(shè)計(jì)中，老師的教導(dǎo)和同學(xué)們的協(xié)作，使我受益匪淺。沒(méi)有老師和同學(xué)們的幫助、查找資料，對(duì)于我一個(gè)對(duì)Quartus II和VHDL硬件描述語(yǔ)言一竅不

108、通的人來(lái)說(shuō)要想在短短的幾個(gè)月的時(shí)間里學(xué)習(xí)到的知識(shí)并完成畢業(yè)論文是很困難的事情。所以，謝謝我的指導(dǎo)老師和幫助我的同學(xué)。</p><p><b>　　參考文獻(xiàn)</b></p><p>　　[1] 夏宇聞. Verilog 數(shù)字設(shè)計(jì)教程[M]. 北京：北京航空航天大學(xué)出版社，2003</p><p>　　[2] 白居憲.直接數(shù)字頻率合成[M]. 西安

109、：西安交通大學(xué)出版社，2007</p><p>　　[3] 羅杰漢，程光偉. 基于FPGA 的DDS 設(shè)計(jì)[J]. 電子設(shè)計(jì)工程，2009，</p><p>　　[4]《EDA設(shè)計(jì)實(shí)驗(yàn)指導(dǎo)書(shū)》 南京理工大學(xué)電子技術(shù)中心 2010.1 </p><p>　　[5]王建新 姜萍 《電子線(xiàn)路實(shí)踐教程》 科學(xué)出版社 </p><p>　　[6]蔣立

110、平 花漢兵 姜萍 譚雪琴《數(shù)字邏輯電路與系統(tǒng)設(shè)計(jì)》電子工業(yè)出版社 </p><p>　　[7]劉欲曉 方強(qiáng) 黃宛寧 《EDA 技術(shù)與 VHDL 電路開(kāi)發(fā)應(yīng)用實(shí)踐》電子工業(yè)出版</p><p><b>　　社2009 </b></p><p>　　[8]樊昌信 曹麗娜 《通信原理》（第6版） 國(guó)防工業(yè)出版社2007.8 </p>&