計算機組成原理課程設計說明書

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文檔簡介

1、　　計算機組成原理課程設計說明書　　題目：設計求負數(shù)平方和的CISC模型計算機　　院（系）：計算機科學與工程學院　　專業(yè)：計算機科學與技術　　目錄　　1課

2、程設計的題目與內容1　　1.1題目1　　1.2內容1　　2系統(tǒng)總體設計2　　2.1CISC模型機數(shù)據(jù)通路框圖的設計2　　2.2操作控制

3、器的邏輯框圖的設計2　　2.3模型機的指令系統(tǒng)和所有指令的指令格式的設計3　　2.4時序產生電路的設計6　　2.5機器指令的微程序流程圖以及微指令的設計7　　2.6地址轉移邏輯電路的設計9　　2.7軟件清單9

4、　　2.8嵌入式CISC模型計算機的頂層電路圖28　　3匯編語言源程序29　　4機器語言源程序30　　5機器語言源程序的功能仿真波形圖及結果分析31　　6故障現(xiàn)象和故障分析33<p

5、>　　7心得體會34　　課程設計的題目與內容　　題目　　設計一臺嵌入式CISC模型計算機（采用定長CPU周期、聯(lián)合控制方式），并運行能完成一定功能的機器語言程序進行驗證，機器語言源程序功能如下：<p&

6、gt;　　連續(xù)輸入5個有符號整數(shù)（用8位二進制補碼表示，十六進制數(shù)輸入），求所有負數(shù)的平方和并輸出顯示。　　說明：　　5個有符號數(shù)從外部輸入；　　一定要使用符號位（比如說SF），并且要使用負的時候轉移（比如說JS）或不為負的時候轉移（比如說JNS）指令；

7、　　采用三數(shù)據(jù)總線結構的運算器，采用RAM，先將輸入數(shù)據(jù)依次存放在RAM的某一連續(xù)的存儲區(qū)域內，再依次讀出判斷是否為負數(shù)，若為負數(shù)再求其平方和。　　內容　　完成系統(tǒng)的總體設計，畫出模型機數(shù)據(jù)通路框圖；　　設計微程序控制器（CISC模型計算機）的邏輯結構框圖

8、； 　　設計機器指令格式和指令系統(tǒng)； 　　設計時序產生器電路； 　　設計所有機器指令的微程序流程圖； 　　設計操作控制器單元；　　在CISC模型計算機中，設計的內容包括微指令格式（建議采用全水平型微指令）、微指令代碼表（根據(jù)微程序

9、流程圖和微指令格式來設計）和微程序控制器硬件電路（包括地址轉移邏輯電路、微地址寄存器、微命令寄存器和控制存儲器等。具體電路根據(jù)微程序控制器的邏輯結構框圖、微指令格式和微指令代碼來設計）。　　設計模型機的所有單元電路，并用VHDL語言（也可使用GDF文件----圖形描述文件）對模型機中的各個部件進行編程，并使之成為一個統(tǒng)一的整體，即形成頂層電路或頂層文件；

10、;　　由給出的題目和設計的指令系統(tǒng)編寫相應的匯編語言源程序；　　根據(jù)設計的指令格式，將匯編語言源程序手工轉換成機器語言源程序，并將其設計到模型機中的ROM中去；　　使用EDA軟件進行功能仿真，要保證其結果滿足題目的要求；（其中要利用EDA軟件提供的波形編輯器，選擇合適的輸入輸出信號及中間信號進行調試。）　　器件編

11、程，并在EDA實驗平臺上進行操作演示。　　系統(tǒng)總體設計　　CISC模型機數(shù)據(jù)通路框圖的設計　　操作控制器的邏輯框圖的設計　　模型機的指令系統(tǒng)和所有指令的指令格式的設計　　I/

12、O指令　　輸入指令（IN1）格式：　　輸出指令（OUT1）格式：　　轉移指令　　非零條件轉移指令（JNZ）格式：　　非負條件轉移指令（JNS）格式：

13、　　無條件轉移指令（JMP）格式：　　MOV指令　　MOV指令格式：　　相加指令　　相加指令（ADD）格式：<

14、p>　　有符號乘法指令　　乘法指令（IMUL）格式：　　加1指令　　加1指令（INC）格式：　　減1指令　　減

15、1指令（DEC）格式：　　相與指令　　相與指令（AND）格式：　　字符串存儲指令　　乘法指令（STO）格式：　　字符串存儲指令</

16、b>　　乘法指令（STOI）格式：　　取數(shù)指令　　取數(shù)指令（LAD）格式：　　指令系統(tǒng)表：　　其中，對源寄存器Rs與目的寄存器Rd的規(guī)定如下：<

17、;/p>　　模型機規(guī)定數(shù)據(jù)的表示采用定點整數(shù)補碼表示，單字長為8位，其格式如下： 　　時序產生電路的設計　　T1、T2、T3、T4與CLR、Q之間的關系圖如圖 1所示。　　圖 1<

18、p>　　機器指令的微程序流程圖以及微指令的設計　　要設計微程序控制器，首先要設計微程序流程圖以及微指令，其次再設計地址轉移邏輯電路以及其它邏輯單元電路，設計步驟如下：　　根據(jù)指令格式和指令系統(tǒng)設計所有機器指令的微程序流程圖，并確定每條微指令的微地址和后繼微地址；　　設計微指令格式和微指令代碼表；</p

19、>　　設計地址轉移邏輯電路；　　設計微程序控制器中的其它邏輯單元電路，包括微地址寄存器、微命令寄存器和控制存儲器。　　其中，微程序流程圖設計如下圖所示：　　微指令流程圖設計完成后，開始設計微指令格式和微指令代碼表,按照要求,CISC模型機系統(tǒng)使用的微指令采用全水平型微指令，字長為28位

20、，其中微命令字段為19位，P字段為3位，后繼微地址為6位，其格式如下：　　LOAD LDPC LDAR LDIR LDRi LDPSW RS_B S2 S1 S0 ALU_B SW_B LED_B RD_D CS_D RAM_B CS_I ADDR_B CS_I P1 P2 P3 u5-uO　　按照以上格式，依據(jù)自身設計的微指令流程圖，可以得到以下的微指

21、令代碼表：　　地址轉移邏輯電路的設計　　地址轉移邏輯電路是根據(jù)微程序流程圖中的棱形框部分及多個分支微地址，利用微地址寄存器的異步置“1”端，實現(xiàn)微地址的多路轉移。　　由于微地址寄存器中的觸發(fā)器異步置“1”端低電平有效，與µA5～µA0對應的異步置“1”控制信號SE6～SE1的邏輯表達式為：&l

22、t;/p>　　SE6= ZF·P(3)·T4　　SE5=ZF·P(2)·T4　　SE4=I15·P(1)·T4　　SE3=I14·P(1)·T4　　SE2=I13&

23、#183;P(1)·T4　　SE1=I12·P(1)·T4　　軟件清單　　ALU設計：　　其中S2，S1，S0表示的是算術邏輯運算單元ALU，其功能表為：</p

24、>　　VHDL源程序:　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_L

25、OGIC_SIGNED.all;　　ENTITY ALU IS　　PORT(　　X: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　Y: IN STD_LOGIC_VECTOR(7 DOWNTO 0);</

26、p>　　S2,S1,S0: IN STD_LOGIC;　　ALUOUT: OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ;　　SF,ZF: OUT STD_LOGIC　　);<b&

27、gt;　　END ALU;　　ARCHITECTURE A OF ALU IS　　SIGNAL AA,BB,TEMP:STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN

28、PROCESS　　BEGIN 　　IF(S2='0' AND S1='0' AND S0='0') THEN--ADD　　AA<=X;&l

29、t;p>　　BB<=Y;　　TEMP<=AA+BB;　　ALUOUT<=TEMP(7 DOWNTO 0);　　SF<=TEMP(7);　　IF (TEMP="10000000" OR

30、TEMP="00000000")THEN　　ZF<='1';　　ELSE　　ZF<='0';&

31、lt;b>　　END IF;　　ELSIF(S2='0' AND S1='0' AND S0='1') THEN --CMP(SUB)　　ALUOUT<=X-Y;　　IF(X<Y) THEN<

32、p>　　SF<='1';　　ZF<='0';　　ELSIF(X=Y) THEN　　SF<='0';<

33、;p>　　ZF<='1';　　ELSE 　　SF<='0';　　ZF<='0';</

34、p>　　END IF;　　ELSIF(S2='0' AND S1='1' AND S0='0') THEN --INC　　AA<=Y;　　TEMP&

35、lt;=AA+1;　　ALUOUT<=TEMP(7 DOWNTO 0);　　SF<=TEMP(7);　　IF (TEMP="10000000" OR TEMP="00000000") THEN　　ZF&

36、lt;='1';　　ELSE　　ZF<='0';　　END IF;　　ELSIF(S2='0

37、' AND S1='1' AND S0='1') THEN --DEC　　AA<=Y;　　TEMP<=AA-1;　　ALUOUT<=TEMP(7 DOWNTO 0);

38、　SF<=TEMP(7);　　IF (TEMP="10000000" OR TEMP="00000000") THEN　　ZF<='1';　　ELSE

39、　　ZF<='0';　　END IF;　　ELSIF(S2='1' AND S1='0' AND S0='0') THEN --AND

40、TEMP<=Y AND Y;　　ALUOUT<=TEMP;　　SF<=TEMP(7);　　IF (TEMP="10000000" OR TEMP="00000000") THEN　　ZF<=

41、'1';　　ELSE　　ZF<='0';　　END IF;　　ELSIF(S2='1'

42、; AND S1='0' AND S0='1') THEN --OR　　TEMP<=X OR Y;　　ALUOUT<=TEMP;　　SF<=TEMP(7);　　IF (TEMP="10000000&quo

43、t; OR TEMP="00000000") THEN　　ZF<='1';　　ELSE　　ZF<='0';<

44、;p>　　END IF;　　ELSIF(S2='1' AND S1='1' AND S0='0') THEN --Rd->BUS　　ALUOUT<=Y;　　SF<=Y(7);&l

45、t;/b>　　ELSIF(S2='1' AND S1='1' AND S0='1') THEN --IMUL　　TEMP<=Y *Y;　　SF<=TEMP(7);　　ALUOUT<=TEMP;

46、　　IF (TEMP="10000000" OR TEMP="00000000") THEN　　ZF<='1';　　ELSE<b

47、>　　ZF<='0';　　END IF;　　ELSE　　ALUOUT<="00000000" ;　　ZF

48、<='0';　　END IF;　　END PROCESS;　　END A;　　算術邏輯單元ALU電路圖如圖 2所示：<p&g

49、t;　　圖 2　　4選1數(shù)據(jù)選擇器MUX4　　VHDL源程序　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;

50、ENTITY MUX4_1 IS　　PORT(　　R0,R1,R2,R3:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　X:OUT STD_LOGIC_VECTOR(7 DOWNTO 0);　　I11,I10:I

51、N STD_LOGIC　　);　　END MUX4_1;　　ARCHITECTURE A OF MUX4_1 IS　　BEGIN　　PR

52、OCESS　　BEGIN 　　IF(I11='0' AND I10='0') THEN 　　X<=R0;　　ELSIF(I1

53、1='0' AND I10='1')THEN 　　X<=R1;　　ELSIF(I11='1' AND I10='0')THEN 　　X<=R2;<

54、;/p>　　ELSE　　X<=R3;　　END IF;　　END PROCESS;　　END A;<

55、/b>　　4選1選擇器MUX4電路圖如圖 3所示：　　圖 3　　5選1數(shù)據(jù)選擇器MUX5　　VHDL源程序：　　LIBRARY IEEE;

56、 　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MUX5 IS　　PORT(　　SW_B,RS_B,RAM_B,ADDR_B,ALU_B : IN STD_LOGIC;<

57、;/p>　　SW,RS,RAM,ADDR,ALU: IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　W: OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END MUX5;</

58、b>　　ARCHITECTURE A OF MUX5 IS　　SIGNAL SEL:STD_LOGIC_VECTOR(4 DOWNTO 0);　　BEGIN 　　SEL<=SW_B&RS_B&RAM_B&a

59、mp;ADDR_B&ALU_B;　　PROCESS(SEL)　　BEGIN　　IF(SEL="01111")THEN 　　W<=SW;&l

60、t;p>　　ELSIF(SEL="10111")THEN 　　W<=RS;　　ELSIF(SEL="11011")THEN 　　W<=RAM;<p&g

61、t;　　ELSIF(SEL="11101")THEN 　　W<=ADDR;　　ELSIF(SEL="11110")THEN 　　W<=ALU;&

62、lt;b>　　ELSE　　NULL;　　END IF;　　END PROCESS;　　END A;<p

63、>　　5選1數(shù)據(jù)選擇器電路圖如圖 4所示：　　圖 4　　狀態(tài)字器存器PSW　　VHDL源程序：　　LIBRARY IEEE;

64、 　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY PSW IS　　PORT(　　LDPSW : IN STD_LOGIC;　　ZI,SI: IN STD

65、_LOGIC;　　FZ,FS: OUT STD_LOGIC　　);　　END PSW;　　ARCHITECTURE A OF PSW IS

66、;　　BEGIN 　　PROCESS(LDPSW)　　BEGIN　　IF(LDPSW'EVENT AND LDPSW='1')THEN　　FZ<=ZI;</b&

67、gt;　　FS<=SI;　　END IF;　　END PROCESS;　　END A;　　狀態(tài)字寄存器PSW電

68、路圖如圖 5所示：　　圖 5　　微程序控制器CROM　　CROM的電路圖如圖 6所示：　　圖 6　　其內部電路圖如圖 7所示：&l

69、t;p>　　圖 7　　其組成的部件有以下：　　地址轉移邏輯ADDR　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY ADDR I

70、S 　　PORT(　　I15,I14,I13,I12:IN STD_LOGIC;　　FZ,FS,T4,P1,P2,P3:IN STD_LOGIC;　　SE6,SE5,SE4,SE3,SE2,SE1:OUT STD_LOGIC</

71、p>　　);　　END ADDR;　　ARCHITECTURE A OF ADDR IS　　BEGIN　　SE6<=NOT

72、((NOT FS) AND P3 AND T4); 　　SE5<=NOT ((NOT FZ) AND P2 AND T4);　　SE4<=NOT ( I15 AND P1 AND T4);　　SE3<=NOT (I14 AND P1 AND T4);

73、　SE2<=NOT (I13 AND P1 AND T4);　　SE1<=NOT (I12 AND P1 AND T4);　　END A;　　?地址轉移邏輯ADDR電路圖如圖 8所示：　　圖 8</

74、b>　　微命令寄存器MCOMMAND　　VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC

75、_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;　　ENTITY MCOMMAND IS　　PORT(　　T2,T3,T4:IN STD_LOGIC;

76、　D:IN STD_LOGIC_VECTOR(20 DOWNTO 0);　　LOAD,LDPC,LDAR,LDIR,LDRI,LDPSW,RS_B,S2,S1,S0:OUT STD_LOGIC;　　ALU_B,SW_B,LED_B,RD_D,CS_D,RAM_B,CS_I,ADDR_B,P1,P2,P3:OUT STD_LOGIC <

77、/p>　　);　　END MCOMMAND;　　ARCHITECTURE A OF MCOMMAND IS　　SIGNAL DATAOUT:STD_LOGIC_VECTOR(20 DOWNTO 0);&l

78、t;b>　　BEGIN 　　PROCESS(T2)　　BEGIN　　IF(T2'EVENT AND T2='1') THEN　　DATAOUT(20 DOWNTO 0)<=D(2

79、0 DOWNTO 0);　　END IF;　　LOAD<=DATAOUT(20);　　LDPC<=DATAOUT(19) AND T4;　　LDAR<=DATAOUT(18) AND T3;&

80、lt;p>　　LDIR<=DATAOUT(17) AND T3;　　LDRI<=DATAOUT(16) AND T4;　　LDPSW<=DATAOUT(15) AND T4;　　RS_B<=DATAOUT(14);　　S2<=DATAO

81、UT(13);　　S1<=DATAOUT(12);　　S0<=DATAOUT(11);　　ALU_B<=DATAOUT(10);　　SW_B<=DATAOUT(9);　　LED_B<=DATAOUT(

82、8);　　RD_D<=NOT(NOT DATAOUT(7) AND (T2 OR T3));　　CS_D<=NOT(NOT DATAOUT(6) AND T3);　　RAM_B<=DATAOUT(5);　　CS_I<=DATAOUT(4);<

83、/p>　　ADDR_B<=DATAOUT(3);　　P1<=DATAOUT(2);　　P2<=DATAOUT(1);　　P3<=DATAOUT(0);　　END PROCESS;

84、　　END A;　　?微命令寄存器MCOMMAND電路圖如圖 9所示：　　圖 9　　微地址寄存器aa　　VHDL源程序

85、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY MMM IS 　　PORT(　　SE:IN STD_LOGIC; </p

86、>　　T2:IN STD_LOGIC; 　　D:IN STD_LOGIC; 　　CLR:IN STD_LOGIC; 　　UA:OUT STD_LOGIC 　　);

87、　　END MMM;　　ARCHITECTURE A OF MMM IS　　BEGIN　　PROCESS(CLR,SE,T2)　　BEGIN</b&g

88、t;　　IF(CLR='0') THEN 　　UA<='0';　　ELSIF(SE='0')THEN 　　UA<='1';

89、;　　ELSIF(T2'EVENT AND T2='1') THEN 　　UA<=D;　　END IF;　　END PROCESS;<p

90、>　　END A;　　微程序寄存器內部電路圖如圖 10所示：　　圖 10　　微地址寄存器aa合成圖如圖 11所示：　　圖 11&

91、lt;p>　　微地址轉換器F1　　VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY F1 IS

92、　　PORT(　　UA5,UA4,UA3,UA2,UA1,UA0: IN STD_LOGIC;　　D:OUT STD_LOGIC_VECTOR(5 DOWNTO 0)　　);

93、　　END F1;　　ARCHITECTURE A OF F1 IS　　BEGIN　　D(5)<=UA5;　　D(4)<=UA4;　　D(3)

94、<=UA3;　　D(2)<=UA2;　　D(1)<=UA1;　　D(0)<=UA0;　　END A;　　?微地址轉換器F1電路圖如圖 12所示：

95、　　圖 12　　控制存儲器CONROM　　VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;&l

96、t;p>　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;　　ENTITY CONTROM IS　　PORT(ADDR: IN STD_LOGIC_VECTOR(5 DOWNTO 0);

97、UA:OUT STD_LOGIC_VECTOR(5 DOWNTO 0);　　O:OUT STD_LOGIC_VECTOR(20 DOWNTO 0)　　);　　END CONTROM;　　ARCHITECTURE A OF CONTRO

98、M IS　　SIGNAL DATAOUT: STD_LOGIC_VECTOR(26 DOWNTO 0);　　BEGIN 　　PROCESS　　BEGIN<

99、;/p>　　CASE ADDR IS 　　WHEN "000000" => DATAOUT<="110100100011111101100000000";　　WHEN "000001" => DATAOUT<="10001010

100、0010111111000000000";　　WHEN "000010" => DATAOUT<="100010100011111110000000000";　　WHEN "000011" => DATAOUT<="101000000011111111

101、000001111";　　WHEN "000100" => DATAOUT<="100011100001111111000000000";　　WHEN "000101" => DATAOUT<="100011101001111111000000000&

102、quot;;　　WHEN "000110" => DATAOUT<="100011101101111111000000000";　　WHEN "000111" => DATAOUT<="100000100011111111010000000";<

103、/p>　　WHEN "001000" => DATAOUT<="101000100011111110000010001";　　WHEN "001001" => DATAOUT<="010000100011111110000000000";&l

104、t;p>　　WHEN "001010" => DATAOUT<="100000000011011111000000000";　　WHEN "001011" => DATAOUT<="101000111001111111000010001";　　W

105、HEN "001100" => DATAOUT<="100011111101111111000000000";　　WHEN "001101" => DATAOUT<="100011110001111111000000000";　　WHEN "

106、001110" => DATAOUT<="100000100011111111001000000";　　WHEN "001111" => DATAOUT<="100010100011110011000000000";　　WHEN "010000&quo

107、t; => DATAOUT<="010000100011111110000000000";　　WHEN "010001" => DATAOUT<="100000000011100111000000000";　　WHEN "100000" => D

108、ATAOUT<="010000100011111110000000000";　　WHEN OTHERS => DATAOUT<="100000100011111111000000000";　　END CASE;

109、UA(5 DOWNTO 0)<=DATAOUT(5 DOWNTO 0);　　O(20 DOWNTO 0)<=DATAOUT(26 DOWNTO 6);　　END PROCESS;　　END A;　　?控制存儲器CONRO

110、M電路圖如圖 13所示：　　圖 13　　ROM芯片的設計　　VHDL源程序：　　LIBRARY IEEE;　　USE

111、 IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;　　ENTITY ROM IS 　　PORT(</p

112、>　　DOUT:OUT STD_LOGIC_VECTOR(15 DOWNTO 0);　　ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　CS_I:IN STD_LOGIC　　);

113、;　　END ROM;　　ARCHITECTURE A OF ROM IS　　BEGIN　　DOUT<="0010000100010001" WHEN ADDR="00000000" AND

114、CS_I='0' ELSE　　"0010001000000101" WHEN ADDR="00000001" AND CS_I='0' ELSE　　"0001000000000000" WHEN ADDR="00000010" AND CS_I

115、='0' ELSE　　"1011000100000000" WHEN ADDR="00000011" AND CS_I='0' ELSE　　"0101000100000000" WHEN ADDR="00000100" AND CS_I=

116、9;0' ELSE　　"0110001000000000" WHEN ADDR="00000101" AND CS_I='0' ELSE　　"0111000000000010" WHEN ADDR="00000110" AND CS_I='0&

117、#39; ELSE　　"0010000000000000" WHEN ADDR="00000111" AND CS_I='0' ELSE　　"0010000100010001" WHEN ADDR="00001000" AND CS_I='0'

118、 ELSE　　"0010001000000101" WHEN ADDR="00001001" AND CS_I='0' ELSE　　"0011011100000000" WHEN ADDR="00001010" AND CS_I='0' ELS

119、E　　"0101000100000000" WHEN ADDR="00001011" AND CS_I='0' ELSE　　"1101111100000000" WHEN ADDR="00001100" AND CS_I='0' ELSE<

120、;/p>　　"1110000000010000" WHEN ADDR="00001101" AND CS_I='0' ELSE　　"1100111100000000" WHEN ADDR="00001110" AND CS_I='0' ELSE</p&

121、gt;　　"0100110000000000" WHEN ADDR="00001111" AND CS_I='0' ELSE　　"0110001000000000" WHEN ADDR="00010000" AND CS_I='0' ELSE

122、　　"0111000000001010" WHEN ADDR="00010001" AND CS_I='0' ELSE　　"1000000000010000" WHEN ADDR="00010010" AND CS_I='0' ELSE<

123、;p>　　"1010000000000000" WHEN ADDR="00010011" AND CS_I='0' ELSE　　"1001000000010011" WHEN ADDR="00010100" AND CS_I='0' ELSE<p&g

124、t;　　"0000000000000000";　　END A;　　?　　ROM芯片的設計電路圖如圖 14所示：　　圖 14</p&g

125、t;　　程序計數(shù)器PC　　程序計數(shù)器功能表：　　VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_

126、1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;　　ENTITY PC IS　　PORT(　　L

127、OAD,LDPC,CLR:IN STD_LOGIC;　　D:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　O:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END

128、PC;　　ARCHITECTURE A OF PC IS　　SIGNAL QOUT:STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　PROCESS(LDPC,CLR,LOAD)</

129、p>　　BEGIN　　IF(CLR='0')THEN　　QOUT<="00000000";　　ELSIF(LDPC'EVENT AND LDPC='1')THEN

130、　　IF(LOAD='0')THEN　　QOUT<=D;　　ELSE　　QOUT<=QOUT+1;　　END IF;</b

131、>　　END IF;　　END PROCESS;　　O<=QOUT;　　END A; 　　程序計數(shù)器PC

132、電路圖如圖 15所示：　　圖 15　　RAM芯片的設計　　RAM芯片功能表：　　VHDL源程序：

133、　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;　　ENTITY RAM IS <

134、;/p>　　PORT(　　RD_D,CS_D:IN STD_LOGIC;　　DIN:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　ADDR:IN STD_LOGIC_VECTOR(7 DOWNTO 0);

135、　　DOUT:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END RAM;　　ARCHITECTURE A OF RAM IS　　TYPE ME

136、MORY IS ARRAY(0 TO 31) OF STD_LOGIC_VECTOR(7 DOWNTO 0);　　BEGIN　　PROCESS(CS_D)　　VARIABLE MEM:MEMORY;　　BEGIN&l

137、t;/b>　　IF(CS_D'EVENT AND CS_D='0') THEN　　IF(RD_D='0') THEN　　MEM(CONV_INTEGER(ADDR(4 DOWNTO 0))):=DIN;　　E

138、LSE　　DOUT<=MEM(CONV_INTEGER(ADDR(4 DOWNTO 0)));　　END IF;　　END IF;　　END PROCESS;</p

139、>　　END A;　　?RAM芯片的設計電路圖如圖 16所示：　　圖 16　　1:2分配器單元FEN2　　VHDL源程序：<

140、;/p>　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　ENTITY FEN2 IS　　PORT(　　LED_B:IN STD_LOGIC;

141、　　DBUS:IN STD_LOGIC_VECTOR(7 DOWNTO 0);　　FENOUT,OUTBUS:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)　　);　　END FEN2;</p

142、>　　ARCHITECTURE A OF FEN2 IS　　BEGIN　　PROCESS　　BEGIN 　　IF(LED_B=&#

143、39;0') THEN 　　OUTBUS<=DBUS;　　ELSE 　　FENOUT<=DBUS;　　END IF;

144、;　　END PROCESS;　　END A;　　?1:2分配器單元FEN2電路圖如圖 17所示：　　圖 17　　時序產生器COUNTER<b&g

145、t;　　VHDL源程序：　　LIBRARY IEEE;　　USE IEEE.STD_LOGIC_1164.ALL;　　USE IEEE.STD_LOGIC_ARITH.ALL;　　USE IEEE.STD_LOGIC_SIGNED.ALL;</p

146、>　　ENTITY COUNTER IS 　　PORT(　　CLK,CLR:IN STD_LOGIC;　　T2,T3,T4:OUT STD_LOGIC　　);</

147、p>　　END COUNTER;　　ARCHITECTURE A OF COUNTER IS　　SIGNAL X: STD_LOGIC_VECTOR(1 DOWNTO 0);　　BEGIN　　PROCESS

148、(CLK,CLR)　　BEGIN　　IF(CLR='0') THEN　　T2<='0';　　T3<='0';</

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