簡易信號傳輸性能分析儀【畢業(yè)論文】

1、<p>　　本科畢業(yè)設(shè)計(論文)</p><p><b>　　( 屆)</b></p><p>　　論文題目 簡易信號傳輸性能分析儀</p><p>　　(英文) Simple Signal Transmission </p><p>　　Performance Analyzer</p>

2、<p>　　所在學院 電子信息學院 </p><p>　　專業(yè)班級 電子信息工程 </p><p>　　學生姓名 學號 </p><p>　　指導教師 職稱 </p><p>　　完成日

3、期 年 月 日</p><p><b>　　摘要</b></p><p>　　本系統(tǒng)由發(fā)送部分和接收部分組成，發(fā)送部分包括數(shù)字信號發(fā)生器，低通濾波器。接收部分由數(shù)字信號分析電路和示波器組成。其中信號發(fā)生模塊以復雜可編程邏輯器件(CPLD)作為數(shù)字信號發(fā)生器，產(chǎn)生M序列偽隨機信號作為數(shù)字傳輸信號。然后該信號通過由運放（NE5532

4、）搭建的二階低通濾波電路進行濾波，使用由運放（SN10502）構(gòu)成的加法器把信道噪聲（由CPLD生成的偽隨機信號模擬）和濾波后的信號疊加起來，作為接收部分的最終輸入信號。</p><p>　　接收部分中的分析電路分兩部分，一部分用于去掉信道噪聲，另一部分用于提取同步信號，從而確保示波器的水平掃描周期與信號碼元周期相同，以便使示波器能夠顯示信號的眼圖。通過眼圖可以直觀地了解碼間串擾和噪聲的影響，最終實現(xiàn)對數(shù)字信號傳

5、輸性能的測試。</p><p>　　關(guān)鍵詞： M序列偽隨機信號；位同步提??；眼圖</p><p><b>　　Abstract</b></p><p>　　This system consists of sending-part and receiving-part. Sending-part includes digital signal g

6、enerator and low pass filter. Receiving-part is performed of a digital signal analysis circuit and an oscilloscope. A Complex Programmable Logic Device (CPLD) is used to generate M sequences pseudo random signal in the s

7、ignal generator. And then the signal is filtered by a second-order low pass filter which is made by op-amp (NE5532). The filtered signal is added with the channel noise (a simulated pse</p><p>　　The analysis

8、 circuit of receiving part is divided into two parts, the one is used to remove part of channel noise, the other part is used to extract bit synchronization signal from input signal. In order to ensure the horizontal sca

9、n cycle of oscilloscope is identical with the signal cycle. And the signal eye diagram can be displayed in the oscilloscope. From the eye diagram, the intersymbol interference and noise can be analyzed to test the signal

10、 transmission performance. </p><p>　　Key Words: M sequences pseudo random signal; bit synchronization extraction; eye pattern</p><p><b>　　目 錄</b></p><p><b>　　1 引

11、言1</b></p><p>　　1.1信號傳輸性能分析儀的背景意義1</p><p>　　1.2課題內(nèi)容與論文組織結(jié)構(gòu)1</p><p>　　2信號傳輸性能分析儀簡介3</p><p>　　2.1 數(shù)字信號發(fā)生器簡介3</p><p>　　2.2 低通濾波器簡介4</p><

12、;p>　　2.3 位同步提取原理簡介4</p><p>　　2.4 眼圖的顯示與測試方法簡介5</p><p>　　3 信號傳輸性能分析儀的設(shè)計方案6</p><p>　　3.1 數(shù)字信號發(fā)生器的設(shè)計6</p><p>　　3.2 低通濾波器的設(shè)計7</p><p>　　3.2 位同步提取的設(shè)計9&l

13、t;/p><p>　　4 信號傳輸性能分析儀的軟硬件設(shè)計10</p><p>　　4.1 硬件設(shè)計10</p><p>　　4.1.1 CPLD最小系統(tǒng)10</p><p>　　4.1.2 巴特沃斯濾波器11</p><p>　　4.1.3 增益及加法電路12</p><p>　　4.2程

14、序設(shè)計12</p><p>　　4.2.1 M序列生成程序13</p><p>　　4.2.2 偽隨機噪聲生成程序14</p><p>　　4.2.3 曼切斯特編碼程序14</p><p>　　4.2.4 位同步提取程序15</p><p>　　5 系統(tǒng)測試及性能總結(jié)19</p><p&

15、gt;　　5.1 數(shù)字信號發(fā)生器的性能測試19</p><p>　　5.2 低通濾波器性能測試19</p><p>　　5.3 系統(tǒng)傳輸性能測試19</p><p>　　5.3 眼圖顯示測試20</p><p>　　5.4 系統(tǒng)性能總結(jié)20</p><p>　　6 設(shè)計總結(jié)和展望21</p>

16、<p>　　6.1 設(shè)計總結(jié)21</p><p>　　6.2 設(shè)計展望21</p><p><b>　　致謝22</b></p><p><b>　　參考文獻23</b></p><p>　　附錄1 作品照片25</p><p>　　附錄2 部分測試波

17、形26</p><p>　　附錄3 完整的VHDL語言代碼27</p><p><b>　　1 引言</b></p><p>　　1.1信號傳輸性能分析儀的背景意義</p><p>　　在現(xiàn)代通信中，某一通信系統(tǒng)進行通信時，首先要考慮的就是此系統(tǒng)的通信質(zhì)量。通信質(zhì)量最主要的指標是電氣性能，模擬通信系統(tǒng)中有兩個重要指

18、標，有效性和可靠性[1]。有效性指的是有效傳輸帶寬，可靠性用整個通信系統(tǒng)的輸出信噪比來衡量。數(shù)字通信系統(tǒng)中的有效性用傳輸速率來衡量，可靠性用誤碼率表征。為了測試某個通信系統(tǒng)的性能，設(shè)計一個分析儀，此分析儀模擬通信系統(tǒng)的基本模型，擁有信源，信道，信宿。其中信源用CPLD產(chǎn)生m序列模擬信號，信道中的帶寬，衰減用濾波器實現(xiàn)，偽隨機信號發(fā)生器用來模擬信道噪聲，信宿接收信號，最后顯示眼圖。</p><p>　　在通信系統(tǒng)中

19、，信號提取的首要工作是得到同步時鐘，所以同步技術(shù)是非常重要的，而位同步是最基本的同步。位同步時鐘信號不僅用于監(jiān)測輸入碼元信號，確保收發(fā)同步，而且在獲取幀同步、群同步及對接收的數(shù)字碼元進行各種處理的過程中，也為系統(tǒng)提供了一個基準的同步時鐘[2]。同步時鐘提取的方法很多，基于模擬PLL，或者數(shù)字PLL的，還有用CPLD/FPGA設(shè)計的全數(shù)字鎖相環(huán)的提取方案[3]。</p><p>　　使用信號傳輸性能分析儀可以方便的

20、模擬信號在實際傳輸時所面臨的噪聲干擾，衰減等問題，為通信系統(tǒng)的評估提供了有力工具。</p><p>　　1.2課題內(nèi)容與論文組織結(jié)構(gòu)</p><p>　　關(guān)于本課題，主要進行了以下工作：</p><p>　　1）根據(jù)任務書要求，查閱資料，熟悉并掌握信號傳輸性能分析儀的設(shè)計原理和一般實現(xiàn)手段，查閱了信號產(chǎn)生的算法，包括M序列，曼切斯特編碼。學習模擬濾波器的設(shè)計方法，提

21、出了基于CPLD的實現(xiàn)思想與原理框架。</p><p>　　2）查閱相關(guān)的數(shù)字信號產(chǎn)生方法，熟悉用VHDL編寫信號產(chǎn)生模塊，并用Quartus II進行軟件仿真，驗證算法是否正確。</p><p>　　3）根據(jù)任務書中關(guān)于模擬低通濾波器的具體技術(shù)指標，在Tina-TI中仿真，驗證濾波器參數(shù)是否滿足要求。</p><p>　　4）根據(jù)上述結(jié)果，把程序下載到CPLD最小

22、系統(tǒng)中，在數(shù)字示波器上查看結(jié)果，并測試所設(shè)計的模擬低通濾波器是否滿足指標。</p><p>　　5）將已經(jīng)測試好的模塊組裝起來，整體上調(diào)試信號傳輸性能分析儀，直到滿足任務書所要求的指標。</p><p>　　論文的第一章為引言，主要介紹信號傳輸性能分析儀的背景知識，概括設(shè)計所做的工作及論文的組織結(jié)構(gòu)；第二章概述信號傳輸性能分析儀的基本知識，實現(xiàn)信號傳輸性能分析儀的方法及設(shè)計流程；第三章主要

23、介紹實現(xiàn)信號傳輸性能分析儀的設(shè)計方案；第四章為本文重點，闡述設(shè)計的實現(xiàn)過程及其仿真與驗證，并給出相應的分析；第五章對設(shè)計存在的問題進行分析，并給出其解決方法；第六章對設(shè)計進行總結(jié)和展望。</p><p>　　2信號傳輸性能分析儀簡介</p><p>　　圖2－1 簡易數(shù)字信號傳輸性能分析儀框圖</p><p>　　隨著數(shù)字通信技術(shù)的廣泛應用，需要更多的各種各樣的通信

24、測試儀器完成系統(tǒng)參數(shù)的參量與調(diào)試。數(shù)字傳輸性能分析儀作為一種數(shù)字通信系統(tǒng)設(shè)計與檢測的設(shè)備在數(shù)字傳輸系統(tǒng)的工程施工與日常維護中發(fā)揮著重要的作用。</p><p>　　按照任務書的要求，設(shè)計一個簡易數(shù)字信號傳輸性能分析儀，實現(xiàn)數(shù)字信號傳輸性能測試；同時，設(shè)計三個低通濾波器和一個偽隨機信號發(fā)生器用來模擬傳輸信道。 簡易數(shù)字信號傳輸性能分析儀的框圖如圖2－1 所示。圖中，V1 和 V1-clock是數(shù)字信號發(fā)生器產(chǎn)生的數(shù)

25、字信號和相應的時鐘信號；V2 是經(jīng)過濾波器濾波后的輸出信號；V3 是偽隨機信號發(fā)生器產(chǎn)生的偽隨機信號；V2a 是V2 信號與經(jīng)過電容C的V3 信號之和，作為數(shù)字信號分析電路的輸入信號V4 和V4-syn是數(shù)字信號分析電路輸出的信號和提取的同步信號。</p><p>　　2.1 數(shù)字信號發(fā)生器簡介</p><p>　　M序列是偽隨機序列的一種，操作簡單、實現(xiàn)方便，在現(xiàn)代工程實踐中具有廣泛的應

26、用[4]。本系統(tǒng)用CPLD產(chǎn)生M序列偽隨機信號用以模擬數(shù)字傳輸信號及信道噪聲，數(shù)字傳輸信號是長度為255的M序列，噪聲是長度為4095的M序列，數(shù)字傳輸信號的特征多項式為的M序列；偽隨機噪聲的特征多項式為的M序列，數(shù)據(jù)率為10~100kbps ，按10kbps 步進可調(diào)，數(shù)據(jù)率誤差絕對值不大于1％。 </p><p>　　2.2 低通濾波器簡介</p><p>　　本系統(tǒng)采用有源濾波器。

27、有源濾波器由電阻、電容和有源器件（如集成運放）組成，具有電路體積小重量輕、通帶內(nèi)信號可放大、精度高、性能穩(wěn)定、易于調(diào)試、負載效應小、可多級相連構(gòu)成高階濾波器等諸多優(yōu)點。但由于集成運放所限，有源濾波電路不適于高電壓大電流負載，而只適用于信號處理。</p><p>　　本系統(tǒng)采用巴特沃斯濾波器，此濾波器是根據(jù)幅頻特性在通頻帶內(nèi)具有最平坦特性定義的濾波器。對一個N階低通濾波器來說，所謂最平坦特性，就是指濾波器的平方幅頻

28、特性函數(shù)的前2N－1階導數(shù)在模擬Ω＝0處都為0，巴特沃斯濾波器的另一特性是在通帶和阻帶內(nèi)的幅頻特性始終是頻率的單調(diào)下降函數(shù)[5]。</p><p>　　本系統(tǒng)需要設(shè)計三個低通濾波器，用來模擬傳輸信道的幅頻特性。每個濾波器帶外衰減不少于40dB/十倍頻程； 三個濾波器的截止頻率分別為 100kHz、200kHz、500kHz，截止頻率誤差絕對值不大于10 ％； 濾波器的通帶增益AF 在0.2~4.0范圍內(nèi)可調(diào)。&l

29、t;/p><p>　　2.3 位同步提取原理簡介</p><p>　　位同步的實現(xiàn)方法分為外同步法和自同步法兩種方式。本系統(tǒng)采用自同步方式，利用曼徹斯特編碼將時鐘信號和數(shù)據(jù)一同包含到數(shù)據(jù)流中，在傳輸代碼信息的同時，也將時鐘同步信號一起傳輸?shù)叫盘柗治鲭娐分?，通過分析電路中的數(shù)字鎖相環(huán)從接收信號中恢復出與發(fā)端頻率相同的碼元時鐘信號。這樣即可保證數(shù)字信號分析電路解調(diào)時在最佳時刻進行抽樣判決，從而達到

30、消除噪聲干擾所導致的解調(diào)接收信號的失真，使接收端能以較低的錯誤概率恢復出被傳輸?shù)臄?shù)字信息的目的[6]。</p><p>　　曼徹斯特編碼是一種同步時鐘編碼技術(shù)，它提供一個簡單的編碼方式給二進制序列，而沒有長的周期和轉(zhuǎn)換級別，因而防止了時鐘同步的丟失，或來自低頻率位移在貧乏補償時的模擬鏈接位錯誤。它將時鐘和數(shù)據(jù)包含在數(shù)據(jù)流中，在傳輸代碼信息的同時，也將時鐘同步信號一起傳輸出去，每位編碼中有一跳變，不存在直流分量，因

31、此具有自同步能力和良好的抗干擾性能[7]。</p><p>　　數(shù)字鎖相環(huán)主要由相位參考提取電路、晶體振蕩器、分頻器、相位比較器、脈沖補抹門等組成。分頻器輸出的信號頻率與所需頻率十分接近，把它和從信號中提取的相位參考信號同時送入相位比較器，若比較結(jié)果為本地頻率較高，則通過補抹門抹掉一個輸入分頻器的脈沖，相當于本地振蕩頻率降低；相反，若結(jié)果為本地頻率較低，則在分頻器輸入端的兩個輸入脈沖間插入一個脈沖，相當于本地振蕩

32、頻率上升。通過此種方式數(shù)字鎖相環(huán)可以對本振輸出的相位進行調(diào)整，最終得到正確的位同步信號[8]。</p><p>　　2.4 眼圖的顯示與測試方法簡介</p><p>　　設(shè)計采用濾波器顯示眼圖。眼圖是指利用實驗的方法估計和改善（通過調(diào)整）傳輸系統(tǒng)性能時在示波器上觀察到的一種圖形。觀察眼圖的方法是：將接收濾波器輸出波形接入示波器的一個探頭，示波器的另一個探頭接收位同步時鐘信號，以位同步時鐘信

33、號作為示波器的水平掃描同步信號，調(diào)節(jié)示波器掃描周期與信號碼元周期相同，則示波器可以顯示一個完整的碼元周期。此時可以從示波器上便可觀察到類似人眼睛的圖形，即眼圖。本題目中要求輸出信號為TTL電平，即二進制波形，故示波器上將顯示一只“眼睛”。</p><p>　　通過眼圖上“眼睛”的張開程度我們可以了解到本系統(tǒng)的輸出信號的很多有用信息：可以從中看出碼間串擾的大小和噪聲的強弱，有助于直觀地了解碼間串擾和噪聲的影響，評價

34、一個基帶系統(tǒng)的性能優(yōu)劣；也可以籍此指示接收濾波器的調(diào)整，以減小碼間串擾。眼圖中的“眼睛”張開程度越大，且眼圖越端正，表示碼間串擾越??；反之表示碼間串擾越大。當存在噪聲時，噪聲將疊加在信號上，觀察到的眼圖的線跡會變得模糊不清。若同時存在碼間串擾，“眼睛”的張開程度將變得更小。此時可以觀察到，與無碼間串擾時的眼圖相比，原來清晰端正的細線跡，變成了比較模糊的帶狀線，而且不很端正。噪聲越大，線跡展寬越嚴重，線跡越模糊；碼間串擾越大，眼圖端正程度

35、越差，圖像越不規(guī)則。</p><p>　　3 信號傳輸性能分析儀的設(shè)計方案</p><p>　　根據(jù)要求，結(jié)合軟件系統(tǒng)和硬件電路各自的優(yōu)點，本設(shè)計最終采用了通過CPLD系統(tǒng)構(gòu)建移位寄存器產(chǎn)生M序列偽隨機信號的方法。該方法使得系統(tǒng)信號發(fā)生模塊同時具有了硬件電路的快速性、低延時性和軟件系統(tǒng)的靈活性、易移植性。同時為了使系統(tǒng)增益系數(shù)易于調(diào)節(jié)，本系統(tǒng)將放大功能從低通濾波電路中剝離出來，單獨設(shè)置了增

36、益可調(diào)的放大電路對信號進行放大，從而使系統(tǒng)增益調(diào)節(jié)具有快速性和靈活性。由于設(shè)計指標對信號碼元速率的要求較高，因此本系統(tǒng)中多處設(shè)置了電壓跟隨器以信號對減小系統(tǒng)的干擾，同時也為信號測試預留了端口。</p><p>　　信號分析部分首先通過數(shù)字信號分析電路對疊加后的輸入信號進行放大和提取，并將提取出來的位同步信號作為水平掃描同步信號送入示波器。當示波器掃描的周期與信號碼元周期相同，即可觀察到對應的眼圖，從而直觀地了解到

37、碼間串擾和噪聲的影響，實現(xiàn)對數(shù)字信號傳輸性能的測試。系統(tǒng)的總體結(jié)構(gòu)框圖如圖3－1所示。</p><p>　　圖3－1 總體結(jié)構(gòu)框圖</p><p>　　3.1 數(shù)字信號發(fā)生器的設(shè)計</p><p>　　M序列信號發(fā)生器是在 n級線性移位寄存器的基礎(chǔ)上, 加上反饋邏輯電路構(gòu)成的。在初始狀態(tài)非零的條件下，LFSR最長的可能周期 ，具有這種最長周期的線性移位寄存器序列簡稱

38、 M序列。M序列的特征多項式可表示為：，其中，為第 i 級的反饋系數(shù)，=0表示無連接，=1表示有連接[9]。設(shè)計要求信號采用特征多項式為的M序列，采用如圖3－2所示的8級反饋移位寄存器實現(xiàn)；偽隨機噪聲采用特征多項式為的M序列，采用如圖3－3所示的12級反饋移位寄存器實現(xiàn).</p><p>　　圖3－2 8級反饋移位寄存器</p><p>　　圖3－3 12級反饋移位寄存器</p

39、><p>　　3.2 低通濾波器的設(shè)計</p><p>　　圖3－4 二階低通濾波電路</p><p>　　本設(shè)計要求三個低通濾波器的截止頻率分別為100kHz、200kHz和500kHz，帶外衰減不少于40dB/十倍頻程，通帶增益AF在0.2~4.0范圍內(nèi)可調(diào)。通常濾波器增益的調(diào)整會影響帶寬，影響濾波器的截止頻率，所以采用級聯(lián)結(jié)構(gòu)實現(xiàn)[10]。濾波器實現(xiàn)原理框圖如圖

40、3－4所示。2個二階低通濾波器級聯(lián)以滿足的40dB/十倍頻程的帶外衰減要求。為了便于四階濾波器的參數(shù)調(diào)整，采用2個參數(shù)完全相同的重極點二階巴特沃斯濾波器級聯(lián)實現(xiàn)四階濾波器[11]。設(shè)二階低通濾波器的截止頻率為，2k階濾波器的傳遞函數(shù)為</p><p><b>　?。?-1）</b></p><p>　　令，又因為在截止頻率處，應有，</p><p&

41、gt;<b>　　（3-2）</b></p><p>　　式中為頻率比，且應滿足:</p><p><b>　?。?-3）</b></p><p><b>　　由以上可得</b></p><p>　　或者 （3-4）</p>&l

42、t;p>　　把（3-4）代入式（3-1），可求得以和二階巴特沃斯截止頻率表示的4階傳遞函數(shù)的幅頻特性表達式: </p><p><b>　　(3-5）</b></p><p><b>　　其中。</b></p><p>　　對于如圖3－1所示二階巴特沃斯濾波器，取,，此時傳遞函數(shù)的截止頻率可表示為：</p>

43、;<p><b>　　（3-6）</b></p><p>　　，可以看出該方法參數(shù)選擇方便、單級電路簡潔，而且多級電路僅僅是單級電路的拷貝，多級級聯(lián)參數(shù)調(diào)整方便。</p><p>　　設(shè)計中，k=1，代入（3-4）得，。</p><p>　　對于四階濾波器，設(shè),當，代入公式（3-6）得R=4.5K，當，得R=2.25K，當，得。&

44、lt;/p><p>　　對于增益調(diào)節(jié)電路，采用反相放大器電路對通帶的信號進行放大或衰減，實現(xiàn)濾波器的通帶增益 AF在 0.2~4.0范圍內(nèi)可調(diào)。</p><p>　　3.2 位同步提取的設(shè)計</p><p>　　圖3－5 鎖相位同步提取原理框圖</p><p>　　位同步時鐘提取的總原理框圖如圖3－5所示，主要由脈沖加減控制、鑒相器、脈沖形成、

45、微分器（過零提?。┖蚇 分頻器幾個部分組成。輸入的曼切斯特編碼（非歸零二進制碼元），經(jīng)微分器（過零提?。┖笏腿腓b相器，鑒相器比較過零提取后的輸出碼元ui的相位與位同步提取后輸出信號uo的相位，當所提取出來的位同步的信號uo的相位超前時則輸出一個減脈沖信號 usub，滯后時輸出一個加脈沖信號uadd，使用這兩個信號控制脈沖加減控制器，控制對輸入的兩路時鐘脈沖信號P1 和P2的打開與關(guān)閉，由脈沖形成器生成的P1和P2 是兩路相位差為180度

46、、頻率都是 Nf0 的時鐘信號。脈沖加減控制器輸出的信號經(jīng)過 N 分頻器分頻后輸出頻率為f0 的同步時鐘信號，從而得到我們所需要的位同步信號。從圖3－5中可以看到，信號脈沖加減控制器和N 分頻器、經(jīng)鑒相器后又來到鑒相器，形成一個閉環(huán)鎖相回路，此鎖相回路不斷的對輸出的位同步時鐘信號uo 的相位進行調(diào)整，最終達到時鐘同步[12]。</p><p>　　位同步時鐘的相位調(diào)整是根據(jù)鑒相器的輸出使得輸出的位同步時鐘與接收的

47、碼元同步，再通過鑒相器輸出的加和減脈沖來控制信號對應的扣除或增加脈沖，也就相應的減慢或者加快了N 分頻器（本質(zhì)上是一個計數(shù)器，累記N 個脈沖后電平翻轉(zhuǎn)）累記N 個脈沖的時間，最終調(diào)整了位同步輸出信號的相位。</p><p>　　4 信號傳輸性能分析儀的軟硬件設(shè)計</p><p>　　信號傳輸性能分析儀的電路主要有兩部分，一個是數(shù)字部分，包含M序列發(fā)生器，偽隨機信號發(fā)生器，曼切斯特編碼輸出，

48、位同步信號提取。另外一個是模擬部分，主要包含模擬低通濾波器，加法器，極性轉(zhuǎn)換電路，增益控制等。其原理框圖可分為發(fā)送部分和接收部分，如圖4－1和圖4－2所示。</p><p>　　圖4－1 發(fā)送端原理框圖</p><p>　　圖4－2 接收端原理框圖</p><p><b>　　4.1 硬件設(shè)計</b></p><p>

49、;　　4.1.1 CPLD最小系統(tǒng)</p><p>　　CPLD(Complex Programmable Logic Device)復雜可編程邏輯器件，是從GAL和PAL器件發(fā)展出來的結(jié)果，相對來說CPLD的規(guī)模較大，結(jié)構(gòu)復雜，屬于大規(guī)模集成電路范圍。是一種用戶可以根據(jù)各自需要而自行構(gòu)造邏輯功能的數(shù)字集成電路。</p><p>　　CPLD主要是由可編程邏輯宏單元(Macro Cell)

50、圍繞中心的可編程互連矩陣單元組成。其中宏單元的結(jié)構(gòu)較復雜，并具有復雜的I/O單元互連結(jié)構(gòu)，可由用戶根據(jù)需要生成特定的電路結(jié)構(gòu)，并完成一定的功能。由于CPLD內(nèi)部采用固定長度的金屬線進行各邏輯塊的互連，所以設(shè)計的邏輯電路具有時間上的可預測性，避免了分段式互連結(jié)構(gòu)時序不完全預測的缺點。</p><p>　　讓CPLD運行起來的最小硬件結(jié)構(gòu)：CPLD芯片（MAX II系列EPM1270芯片）、時鐘電路、電源電路、JTA

51、G配置電路、復位電路。以上為CPLD最小系統(tǒng)的構(gòu)成，以保證CPLD正常工作。</p><p>　　4.1.2 巴特沃斯濾波器</p><p>　　100kHz低通濾波器采用4階重極點濾波器結(jié)構(gòu)，實現(xiàn)電路如圖4－3所示。根據(jù)濾波器的截止頻率選擇電阻R11~R13及電容C13~C16的值；電源旁邊接電容起濾除噪聲作用。芯片選擇雙運放NE5532。</p><p>　　圖

52、4－3 100kHz低通濾波器電路圖</p><p>　　200kHz低通濾波器采用4階重極點濾波器結(jié)構(gòu)，實現(xiàn)電路如圖圖4－4所示。根據(jù)濾波器的截止頻率選擇電阻R5~R8及電容C5~C8的值；電源旁邊接電容起濾除噪聲作用。芯片選擇雙運放NE5532。</p><p>　　圖4－4 200kHz低通濾波器電路圖</p><p>　　500kHz低通濾波器采用4階重

53、極點濾波器結(jié)構(gòu)，實現(xiàn)電路如圖圖4－3所示。根據(jù)濾波器的截止頻率選擇電阻R18~R21及電容C25~C28的值；電源旁邊接電容起濾除噪聲作用。芯片選擇雙運放NE5532。</p><p>　　圖4－5 500kHz低通濾波器電路圖</p><p>　　4.1.3 增益及加法電路</p><p>　　實現(xiàn)V3峰峰值調(diào)節(jié)的電路如圖4－6，可調(diào)電阻調(diào)節(jié)反相端的反饋阻值，增

54、大則提高V3峰峰值。由于高速信號，需要帶寬高的運放，本設(shè)計采用高速運放sn10502。</p><p>　　圖4－6 偽隨機信號增益調(diào)節(jié)電路及加法器電路</p><p><b>　　4.2程序設(shè)計</b></p><p>　　程序的基本設(shè)計方法是借助集成開發(fā)軟件平臺（例如Quartus II），用原理圖、硬件描述語言等方法，生成相應的目標文件，

55、通過下載電纜（“在系統(tǒng)”編程）將代碼傳送到目標芯片中，實現(xiàn)設(shè)計的數(shù)字系統(tǒng)。</p><p>　　基于CPLD的設(shè)計流程包括：輸入、綜合、適配、仿真、編程，下載[13]。</p><p>　　輸入，采用圖形或者HDL語言進行編輯源代碼工作，工具可采用一般的文本工具。</p><p>　　綜合，根據(jù)輸入編譯后獲取門級電路的過程(即高層次描述轉(zhuǎn)換為低層次描述) 。<

56、/p><p>　　適配，綜合后產(chǎn)生網(wǎng)表，然后將網(wǎng)表文件配置于目標器件中，工具可直接采用ALTERA和XILINX的工具，如QUARTUS，ISE 。</p><p>　　仿真，即軟件模擬，例如時序仿真，或者功能仿真。 </p><p>　　下載，燒寫目標文件到器件中，開發(fā)工具都自帶這個功能，然后需配燒寫器，如byteblaster。</p><p&g

57、t;　　4.2.1 M序列生成程序</p><p>　　M序列信號發(fā)生器是在 n級線性移位寄存器的基礎(chǔ)上, 加上反饋邏輯電路構(gòu)成的。圖4－7是M序列的RTL Viewer。</p><p>　　圖4－7 M序列的RTL Viewer</p><p>　　設(shè)計要求信號采用特征多項式為的M序列，可以用VHDL語言描述，其表達式為圖4－8所示。</p>&l

58、t;p>　　圖4－8 M序列的VHDL描述</p><p>　　通過軟件仿真，得到M序列的仿真結(jié)果，圖4－9所示，其中OUT_CLK為時鐘，OUTA為M序列。</p><p>　　圖4－9 M序列的仿真結(jié)果</p><p>　　4.2.2 偽隨機噪聲生成程序</p><p>　　偽隨機噪聲同樣是M序列，它用特征多項式為的M序列，圖4－1

59、0是偽隨機噪聲的RTL Viewer。</p><p>　　圖4－10 偽隨機噪聲的RTL Viewer</p><p>　　用VHDL語言描述，其表達式為圖4－11所示。</p><p>　　圖4－11 偽隨機噪聲的VHDL描述</p><p>　　通過軟件仿真，得到偽隨機噪聲的仿真結(jié)果，圖4－12所示，其中FREQ_5DIV為10MH

60、z時鐘，OUTB為偽隨機噪聲。</p><p>　　圖4－12 偽隨機噪聲的仿真結(jié)果</p><p>　　4.2.3 曼切斯特編碼程序</p><p>　　曼徹斯特編碼（Manchester Encoding），也叫做相位編碼(PE)，是一個同步時鐘編碼技術(shù)，被物理層使用來編碼一個同步位流的時鐘和數(shù)據(jù)。在曼徹斯特編碼中，用電壓跳變的相位不同來區(qū)分1和0，即用正的電壓

61、跳變表示0，用負的電壓跳變表示1[14]。因此，這種編碼也稱為相位編碼。由于跳變都發(fā)生在每一個碼元的中間，接收端可以方便地利用它作為位同步時鐘，因此，這種編碼也稱為自同步編碼。圖4－13為曼徹斯特編碼原理示意圖。</p><p>　　圖4－13 曼徹斯特編碼原理示意圖</p><p>　　在QuartusII中編寫程序，查看RTL Viewer，得到圖4－14。</p>&l

62、t;p>　　圖4－14 曼徹斯特編碼的RTL Viewer</p><p>　　通過仿真得到曼徹斯特編碼的軟件仿真時序圖，從圖4－15中可以清楚的看出M序列與曼徹斯特編碼之間的跳變關(guān)系，即用電壓跳變的相位不同來區(qū)分1和0，即用正的電壓跳變表示0，用負的電壓跳變表示1。</p><p>　　圖4－15 偽隨機噪聲的仿真結(jié)果</p><p>　　4.2.4 位同步

63、提取程序</p><p>　　位同步提取實現(xiàn)框圖如圖4－16所示，主要由過零提取、鑒相器、脈沖形成、脈沖加減控制和N 分頻器幾個部分組成。</p><p>　　圖4－16 位同步提取實現(xiàn)框圖</p><p>　　微分器（過零提?。┑幕驹?，每當輸入的TTL信號電平翻轉(zhuǎn)時就產(chǎn)生一個脈沖，這個脈沖信號反映了發(fā)送端的相位信號，用此信號為參考基準信號，經(jīng)過鎖相后得到同步時

64、鐘[15]。 用VHDL實現(xiàn)微分器（過零提取）的方法是：把未經(jīng)延遲的二進制碼元與輸入的二進制碼元經(jīng)過延遲后相異或即可。在數(shù)字電路中，延遲可由多級D觸發(fā)器來實現(xiàn)，改變級連的個數(shù)就可以改變延遲的時間，這在VHDL中設(shè)幾個信號變量就可以實現(xiàn)。圖4－17是用VHDL語言實現(xiàn)微分器的部分代碼。</p><p>　　圖4－17 VHDL語言實現(xiàn)微分器的部分代碼</p><p>　　鑒相器是通過碼元經(jīng)

65、過零提取后的信號與輸出的位同步信號的相位進行比較后，判斷位同步時鐘信號的相位是超前的還是滯后的，若相位超前則發(fā)出一個減脈沖信號，則同步時鐘相位向后調(diào)整，反之則發(fā)出一個加脈沖信號，使同步時鐘相位向前調(diào)整，最終達到時鐘同步。當達到同步時，此時產(chǎn)生的信號包含加脈沖信號和減脈沖信號，其效果相當于此時的相位不做調(diào)整。可見此時的相位調(diào)整處于動態(tài)平衡中，在VHDL語言中，可以使用簡單的與、非運算實現(xiàn)鑒相器的功能。圖4－18是用VHDL語言實現(xiàn)鑒相器的

66、部分代碼。</p><p>　　圖4－18 VHDL語言實現(xiàn)鑒相器的部分代碼</p><p>　　脈沖形成部分，通過產(chǎn)生兩路相位差180 度，并且頻率為 Nf0 的時鐘信號，兩路時鐘脈沖信號的高低電平是錯開的，使其可以方便脈沖加減控制器對脈沖進行增加或扣除[15]。使用VHDL可以方便的實現(xiàn)，只需要添加兩個變量，分別以本地時鐘的上升沿和下降沿為觸發(fā)信號對本地時鐘進行二分頻，然后將兩個二分

67、頻信號變量進行簡單的與、非邏輯運算方可實現(xiàn)。部分代碼如圖4－19所示。</p><p>　　圖4－19 VHDL語言實現(xiàn)脈沖形成的部分代碼</p><p>　　脈沖加減控制器的作用是根據(jù)鑒相器輸出的加減脈沖控制信號來增加或扣除由脈沖形成器送入的兩路時鐘脈沖，從而調(diào)整輸出的同步時鐘的相位[15]?？梢允址奖愕挠肰HDL語言編程實現(xiàn)，如果要扣除脈沖只需把其中一路信號通過一個與門，用‘0’做

68、‘與’邏輯運算來控制信號的通路，如果要增加脈沖則把另外一路時鐘與第一路時鐘在相應位置做或邏輯運算即可實現(xiàn)，VHDL 語言部分代碼如圖4－20所示</p><p>　　圖4－20 VHDL語言實現(xiàn)脈沖加減控制器的部分代碼</p><p>　　最后按頂層原理圖圖4－16將各個模塊連接在一起，各個模塊通過QuartusII仿真后，最后仿真頂層文件，得到圖4－21。</p><

69、;p>　　圖4－21 頂層仿真圖</p><p>　　從圖中可以看出SYN_CLK明顯有同步MA_CLK的趨勢，驗證成功。</p><p>　　5 系統(tǒng)測試及性能總結(jié)</p><p>　　5.1 數(shù)字信號發(fā)生器的性能測試</p><p>　　用泰克TDS1001B-SC示波器測試V1-clock，測試結(jié)果如表表5－1所示，測得的M序列

70、的速率誤差小于1.0%，滿足指標要求。</p><p>　　表5－1 V1-clock測試結(jié)果</p><p>　　速率單位：Kbps 電平單位：V</p><p>　　5.2 低通濾波器性能測試</p><p>　　測試方法：將一正弦信號作為測試信號輸入低通濾波器，通過調(diào)節(jié)輸入信號，觀察對應輸出信號波形的方法，即可測得濾波器各項性能指標

71、。測試數(shù)據(jù)如表5－2所示。</p><p>　　表5－2 低通濾波器性能測試數(shù)據(jù)表</p><p>　　結(jié)果分析：以上結(jié)果說明濾波器確能滿足題目對其的各項要求,其中實際增益范圍能夠超出題目要求。</p><p>　　5.3 系統(tǒng)傳輸性能測試</p><p>　　測試方法：本系統(tǒng)為V1、V1-clock、V2、V2a、V3和V4-syn信號預留

72、了測試端口，將信號接入示波器，即可觀察到其對應波形，實現(xiàn)對系統(tǒng)的測試。測試數(shù)據(jù)如表5－3所示。</p><p>　　表5－3 系統(tǒng)傳輸性能測試數(shù)據(jù)表</p><p>　　結(jié)果分析:系統(tǒng)傳輸信號幅度基本達到設(shè)計要求。</p><p>　　5.3 眼圖顯示測試</p><p>　　本系統(tǒng)通過示波器成功地得出了信號的對應眼圖，且調(diào)節(jié)系統(tǒng)增益時，可以

73、觀察到眼圖的張開程度及線跡的清晰程度隨之變化，說明本系統(tǒng)卻能起到分析信道傳輸特性的作用。</p><p>　　5.4 系統(tǒng)性能總結(jié)</p><p>　　本系統(tǒng)較好地達到了設(shè)計要求。同時針對本次課題，系統(tǒng)合理地選擇了利用CPLD產(chǎn)生M序列偽隨機信號的方案，并利用無增益低通濾波器搭配增益可調(diào)放大器的設(shè)計實現(xiàn)增益可調(diào)功能，使得該系統(tǒng)還具備了靈活性好、易于調(diào)節(jié)等優(yōu)點，大大增加了系統(tǒng)的實用性。<

74、;/p><p><b>　　6 設(shè)計總結(jié)和展望</b></p><p><b>　　6.1 設(shè)計總結(jié)</b></p><p>　　軟件方面，本設(shè)計以CPLD為實現(xiàn)平臺，設(shè)計了數(shù)字信號發(fā)生器，成功實現(xiàn)M序列，曼切斯特編碼，偽隨機噪聲。位同步提取是本次設(shè)計的難點，主要是算法上較難，在老師的幫助下，比較完善的實現(xiàn)了同步時鐘的提取。&

75、lt;/p><p>　　硬件方面，主要是濾波器，加法器，整形電路的設(shè)計，其中較難的是濾波器的設(shè)計，本次設(shè)計采用二階巴特沃斯濾波器級聯(lián)實現(xiàn)四階濾波器。</p><p>　　最后將各個模塊組裝在一起，基本實現(xiàn)了數(shù)字信號傳輸性能分析儀的功能。</p><p><b>　　6.2 設(shè)計展望</b></p><p>　　本設(shè)計還有許多

76、地方可以完善，例如加入液晶顯示功能，使用模擬開關(guān)來選擇濾波器，濾波器的增益是與濾波器分開的，可以改成程控濾波器，位同步提取算法的改進。</p><p><b>　　致謝</b></p><p>　　本論文是在謝副教授的精心指導和嚴格要求下完成的。從論文選題至定稿期間，謝老師在設(shè)計的每一個環(huán)節(jié)都給予了我耐心的指導和真誠的鼓勵，每一次都很及時、高效地對我提出的問題作詳細的

77、解答，并及時提出我論文中存在的不足之處。我由衷的感謝老師，在他們的幫助下，我才可能完成硬件電路和軟件的設(shè)計。通過查找相關(guān)資料，利用VHDL實現(xiàn)了數(shù)字信號發(fā)生器和數(shù)字鎖相環(huán)，從中我了解了用Quartus II這個軟件來設(shè)計所基于CPLD/FPGA的不同類型的項目，同時提高了自己電子制作的綜合能力，可以完成一些例如涉及算法類等特定的設(shè)計項目。通過這次畢業(yè)設(shè)計，我也在設(shè)計方法及設(shè)計思路方面有了很大的收獲，掌握了一些實際應用技巧。在面對設(shè)計出問

78、題時，謝老師及一些同學的分析對我解決問題提供了很大的幫助，最終，我順利的完成了畢業(yè)設(shè)計。在此感謝所有對我的論文提出寶貴意見的老師和同學。</p><p><b>　　參考文獻</b></p><p>　　[1] 沈保鎖，侯春萍.現(xiàn)代通信原理[M].北京：國防工業(yè)出版社，2010.07.</p><p>　　[2] 段吉海、黃智偉等.基于CPLD

79、 /FPGA的數(shù)字通訊系統(tǒng)建模與設(shè)計[M].北京:電子工業(yè)出版社, 2004. </p><p>　　[3] 范寒柏，陶杰，王欣. 一種基于VHDL語言的全數(shù)字鎖相環(huán)的實現(xiàn)[J].電子技術(shù)應用，2009.04，第35卷 第4期：63～65.</p><p>　　[4] 林挺釗，劉建成.基于VHDL的多波形M序列發(fā)生器的設(shè)計[J].中國科技信息，2008.09，第18期：40～43.<

80、/p><p>　　[5] 李鐘慎.基于MATLAB設(shè)計巴特沃斯低通濾波器[J].信息技術(shù)，2003.03，第27卷第3期：49～52.</p><p>　　[6] Anitha Babu, Bhavya Daya.All Digital Phase Locked Loop Design and Implementation. Banu Nagasundaram, Nivetha Velucha

81、my University of Florida, Gainesville, FL, 32608, USA.</p><p>　　[7] 鞠曉東，李會銀.基于CPLD的曼徹斯特碼高速傳輸系統(tǒng)設(shè)計[J]. 石油大學學報（自然科學版），2003.08，第27卷第4期：37～43.</p><p>　　[8] Roland E1Best著，李永明譯.鎖相環(huán)設(shè)計、仿真與應用[M].北京:清華大學

82、出版社, 2003.</p><p>　　[9] 鄒學玉，易國華.一類基于FPGA的M序列發(fā)生器的設(shè)計[J]. 長江大學學報(自科版)，2006.09，第3卷第3期理工卷：84～86</p><p>　　[10] 劉小群.基于Multisim的四階有源低通濾波器的設(shè)計與仿真[J]. 新技術(shù)新工藝·數(shù)字技術(shù)與機械加工工藝裝備 2011.03 第6期：34～36.</p>

83、;<p>　　[11] 劉洪濤, 吳云潔，高品質(zhì)抗混疊濾波器的設(shè)計[D].北京,北京航空航天大學,2005.</p><p>　　[12] 畢成軍，陳利學，孫茂一.基于FPGA的位同步信號提取[J].現(xiàn)代電子技術(shù)，2006.04,第20期總第235期:121～123.</p><p>　　[13] 趙艷華，曹丙霞，張睿.基于Quartus II的FPGA/CPLD設(shè)計與應用[

84、M].北京：電子工業(yè)出版社，2009.09.</p><p>　　[14]Dr.George W Benthien.Digital Encoding and Decoding.August 13,2007.Revised March 30,2010</p><p>　　[15] 王杰敏，楊虹.全數(shù)字鎖相環(huán)的設(shè)計[J].通信電源技術(shù)，2009.03，第26卷 第6期：40～43.</p

85、><p><b>　　附錄1 作品照片</b></p><p>　　附圖1 總電路 附圖2 數(shù)字信號分析電路</p><p>　　附圖3數(shù)字信號分析電路 附圖4數(shù)字信號分析電路</p><p>　　附圖5 低通濾波器電路

86、 附圖6總電路</p><p>　　附錄2 部分測試波形</p><p>　　附圖1 10kbpsM序列和曼切斯特碼 附圖2 90kbpsM序列和曼切斯特碼</p><p>　　附圖3 本地時鐘觸發(fā)100kbps眼圖 附圖4恢復時鐘觸發(fā)100kbps眼圖</p><p>　　附圖5 本地時鐘觸發(fā)10

87、kbps眼圖 附圖6恢復時鐘觸發(fā)10kbps眼圖</p><p>　　附錄3 完整的VHDL語言代碼</p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</

88、p><p>　　ENTITY JIANXIANG IS</p><p>　　PORT(WEIFEN_IN,SYN_CLK:IN STD_LOGIC;</p><p>　　CQ,ZH:OUT STD_LOGIC);</p><p>　　END JIANXIANG;</p><p>　　ARCHITECTURE ONE OF

89、JIANXIANG IS</p><p><b>　　BEGIN</b></p><p>　　CQ<=WEIFEN_IN AND SYN_CLK;</p><p>　　ZH<=WEIFEN_IN AND NOT SYN_CLK;</p><p><b>　　END ONE;</b><

90、;/p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY

91、 ADD_DEC_CONTROL IS</p><p><b>　　PORT(</b></p><p>　　INC,DEC,CLK1,CLK2:IN STD_LOGIC;</p><p>　　DOUT:OUT STD_LOGIC</p><p><b>　　);</b></p><

92、;p>　　END ADD_DEC_CONTROL;</p><p>　　ARCHITECTURE ONE OF ADD_DEC_CONTROL IS</p><p>　　SIGNAL ADD_TMP,DEC_TMP:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCE

93、SS(CLK1)</p><p><b>　　BEGIN</b></p><p>　　ADD_TMP<=INC AND CLK1;</p><p>　　END PROCESS;</p><p>　　PROCESS(CLK2)</p><p><b>　　BEGIN</b>

94、;</p><p>　　DEC_TMP<=(NOT DEC) AND CLK2;</p><p>　　END PROCESS;</p><p>　　DOUT<=ADD_TMP OR DEC_TMP;</p><p><b>　　END ONE;</b></p><p>　　LIBRAR

95、Y IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY FENPIN IS</p><

96、p>　　GENERIC(N:INTEGER:=20);</p><p><b>　　PORT(</b></p><p>　　CLK_IN:IN STD_LOGIC;</p><p>　　CLK_OUT:OUT STD_LOGIC</p><p><b>　　);</b></p>

97、<p>　　END FENPIN;</p><p>　　ARCHITECTURE ONE OF FENPIN IS</p><p>　　SIGNAL Q:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK_IN)</p><p&g

98、t;　　VARIABLE COUNT:INTEGER RANGE 0 TO 99;</p><p><b>　　BEGIN</b></p><p>　　IF RISING_EDGE(CLK_IN) THEN</p><p>　　COUNT:=COUNT+1;</p><p>　　IF COUNT>=(N/2) TH

99、EN</p><p><b>　　Q<=NOT Q;</b></p><p><b>　　COUNT:=0;</b></p><p><b>　　END IF;</b></p><p><b>　　END IF;</b></p><

100、;p>　　END PROCESS;</p><p>　　CLK_OUT<=Q;</p><p><b>　　END ONE;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE

101、 IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY WEIFEN IS</p><p><b>　　PORT(</b></p><p>　　DIN,CLK:IN STD_LOGIC;</p>

102、;<p>　　DOUT:OUT STD_LOGIC</p><p><b>　　);</b></p><p>　　END WEIFEN;</p><p>　　ARCHITECTURE ONE OF WEIFEN IS</p><p>　　SIGNAL D0,D1,D2:STD_LOGIC;</p>

103、;<p><b>　　BEGIN</b></p><p>　　PROCESS(CLK,DIN)</p><p><b>　　BEGIN</b></p><p>　　IF RISING_EDGE(CLK) THEN</p><p><b>　　D0<=DIN;</b

104、></p><p><b>　　D1<=D0;</b></p><p><b>　　D2<=D1;</b></p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　DOUT&

105、lt;=(DIN AND (NOT D2)) OR ( (NOT DIN) AND D2);</p><p><b>　　END ONE;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_L

106、OGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY MAICONG IS</p><p><b>　　PORT(</b></p><p>　　CLK:IN std_logic;</p><p>　　

107、DOUT1,DOUT2:OUT STD_LOGIC</p><p><b>　　);</b></p><p>　　END MAICONG;</p><p>　　ARCHITECTURE ONE OF maicong IS</p><p>　　SIGNAL Q1,Q2:STD_LOGIC;</p><p

108、><b>　　BEGIN</b></p><p>　　PROCESS(CLK,Q1)</p><p><b>　　BEGIN</b></p><p>　　IF RISING_EDGE(CLK) THEN</p><p>　　Q1<=NOT Q1;</p><p>

109、<b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　PROCESS(CLK,Q2)</p><p><b>　　BEGIN</b></p><p>　　IF FALLING_EDGE(CLK) THEN</p><p>　　Q

110、2<=NOT Q2;</p><p><b>　　END IF;</b></p><p>　　END PROCESS;</p><p>　　DOUT1<=Q1 AND Q2;</p><p>　　DOUT2<=(NOT Q1) AND (NOT Q2);</p><p><

111、b>　　END ONE;</b></p><p>　　LIBRARY IEEE;</p><p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　ENTITY JIANXIANG IS</p>

112、<p>　　PORT(WEIFEN_IN,SYN_CLK:IN STD_LOGIC;</p><p>　　CQ,ZH:OUT STD_LOGIC);</p><p>　　END JIANXIANG;</p><p>　　ARCHITECTURE ONE OF JIANXIANG IS</p><p><b>　　BEGI

113、N</b></p><p>　　CQ<=WEIFEN_IN AND SYN_CLK;</p><p>　　ZH<=WEIFEN_IN AND NOT SYN_CLK;</p><p><b>　　END ONE;</b></p><p>　　LIBRARY IEEE;</p><

114、;p>　　USE IEEE.STD_LOGIC_1164.ALL;</p><p>　　USE IEEE.STD_LOGIC_UNSIGNED.ALL;</p><p>　　USE IEEE.STD_LOGIC_ARITH.ALL;</p><p>　　ENTITY ADD_DEC_CONTROL IS</p><p><b>

115、;　　PORT(</b></p><p>　　INC,DEC,CLK1,CLK2:IN STD_LOGIC;</p><p>　　DOUT:OUT STD_LOGIC</p><p><b>　　);</b></p><p>　　END ADD_DEC_CONTROL;</p><p>

116、;　　ARCHITECTURE ONE OF ADD_DEC_CONTROL IS</p><p>　　SIGNAL ADD_TMP,DEC_TMP:STD_LOGIC;</p><p><b>　　BEGIN</b></p><p>　　PROCESS(CLK1)</p><p><b>　　BEGIN<

117、;/b></p><p>　　ADD_TMP<=INC AND CLK1;</p><p>　　END PROCESS;</p><p>　　PROCESS(CLK2)</p><p><b>　　BEGIN</b></p><p>　　DEC_TMP<=(NOT DEC) AN