基于vga顯示的邏輯分析儀畢業(yè)論文

1、<p>　　數(shù)字邏輯系統(tǒng)課程設(shè)計</p><p>　　題 目 基于VGA顯示的邏輯分析儀 </p><p>　?。@示控制部分） </p><p>　　英文題目 The Logic Analyzer Based on </p><p>　　VGA Display（Display Control

2、）</p><p>　　專 業(yè) 通信工程 </p><p>　　班 級 電子工程學(xué)院 </p><p>　　姓 名 </p><p>　　年 級

3、 </p><p>　　指導(dǎo)教師 </p><p><b>　　二零一零年五月 </b></p><p><b>　　摘 要</b></p><p>　　邏輯分析儀是一種有效的、最具代表性的數(shù)字邏輯分析儀器，目前得到了廣泛的應(yīng)用，但其昂貴的價

4、格和復(fù)雜的操作方式，限制了其在小型實(shí)驗(yàn)室或教育機(jī)構(gòu)的使用。</p><p>　　基于臺式一體機(jī)的設(shè)計思想，本文提出了一種采用廉價FPGA實(shí)現(xiàn)數(shù)字邏輯信號采集，處理，由通用VGA顯示器顯示數(shù)字信號的邏輯分析儀。VGA顯示輸出具有兼容性強(qiáng)，顯示內(nèi)容豐富，不需要依靠計算機(jī)的優(yōu)勢。</p><p>　　基于一體機(jī)的思路，系統(tǒng)硬件分為五大部分，分別為信號輸入單元、FPGA核心處理單元、輸入控制單元和

5、狀態(tài)顯示單元及VGA接口單元。分別實(shí)現(xiàn)信號的輸入整形、采集處理、工作狀態(tài)顯示和顯示數(shù)據(jù)DA轉(zhuǎn)換。本文采用電阻分壓的方式進(jìn)行色彩信號的DA轉(zhuǎn)換，將二進(jìn)制RGB數(shù)據(jù)幀，轉(zhuǎn)換為對應(yīng)的模擬電壓信號。最終實(shí)現(xiàn)多路邏輯信號的采集、處理，最終將波形數(shù)據(jù)顯示于VGA 顯示器上。</p><p>　　邏輯處理部分，采用EDA自上而下的設(shè)計思想，首先，按功能劃分模塊，分為采樣觸發(fā)控制模塊、采樣頻率控制模塊、雙口RAM 存儲模塊、波形

6、顯示控制模塊、VGA 顯示驅(qū)動模塊、鍵盤顯示控制模塊六個模塊；然后，用VHDL語言設(shè)計對應(yīng)的模塊，本文詳細(xì)分析了VGA逐行掃描的工作原理，并最終實(shí)現(xiàn)數(shù)據(jù)的顯示；最后，在系統(tǒng)級的層次，將各個模塊有機(jī)結(jié)合在一起，形成了一個具有十路輸入，六種觸發(fā)方式，采樣頻率可調(diào)，使用通用VGA顯示器顯示的邏輯分析儀。</p><p>　　本設(shè)計利用FPGA芯片和EDA設(shè)計方法，實(shí)現(xiàn)了廉價實(shí)用的邏輯分析儀，既能夠大大降低成本，又可以滿

7、足生產(chǎn)實(shí)踐中不斷變化的需要。</p><p>　　關(guān)鍵詞： VGA；邏輯分析儀；EDA；FPGA</p><p>　　Display Based on the Logic Analyzer Design</p><p><b>　　Abstract</b></p><p>　　Logic analyzer is an e

8、ffective, most representative of digital logic devices have been widely used at present, but its high price and complex mode of operation, limited in a small laboratory or educational institution use.    

9、  Desktop machine based on one design, the paper proposes a low-cost FPGA using digital logic signal acquisition, processing, generic VGA display by the digital signal of the logic analyzer. VGA display output with

10、 the compatibility, display rich content and do not need t</p><p>　　Key Words: VGA; Logic Analyzer; EDA; FPGA</p><p><b>　　目 錄</b></p><p><b>　　摘 要I</b>

11、;</p><p>　　AbstractII</p><p><b>　　引 言1</b></p><p><b>　　1 緒論2</b></p><p>　　1.1 VGA的背景2</p><p>　　1.2 VGA的發(fā)展與應(yīng)用3</p>

12、<p>　　1.3 基于VGA顯示的邏輯分析儀的優(yōu)勢3</p><p>　　1.4 論文的結(jié)構(gòu)4</p><p>　　2 基于VGA顯示的邏輯分析儀的設(shè)計5</p><p>　　2.1 總體方案的設(shè)計5</p><p>　　2.2 硬件設(shè)計的方案5</p><p>　　2.3 軟件設(shè)計

13、的方案6</p><p>　　2.4 采用的主要技術(shù)7</p><p>　　2.4.1 FPGA7</p><p>　　2.4.2 VHDL語言8</p><p>　　2.4.3 Quartus II 7.0開發(fā)平臺9</p><p>　　3 系統(tǒng)硬件電路設(shè)計10</p><p

14、>　　3.1 FPGA最小系統(tǒng)10</p><p>　　3.1.1 配置電路10</p><p>　　3.1.2 時鐘及復(fù)位電路11</p><p>　　3.1.3 系統(tǒng)電源12</p><p>　　3.2 VGA接口電路13</p><p>　　3.2.1 VGA接口概述13</p

15、><p>　　3.2.2 VGA接口電路設(shè)計14</p><p>　　3.3 其他外圍電路15</p><p>　　3.3.1輸入控制電路15</p><p>　　3.3.2 狀態(tài)顯示電路16</p><p>　　4 系統(tǒng)軟件設(shè)計17</p><p>　　4.1 雙口RAM存儲模塊

16、17</p><p>　　4.2 VGA驅(qū)動模塊18</p><p>　　4.2.1 VGA時序19</p><p>　　4.2.2 VGA逐行掃描的工作原理19</p><p>　　4.3 波形顯示控制模塊21</p><p>　　4.3.1 波形數(shù)據(jù)存儲格式21</p><

17、p>　　4.3.2 波形圖像顯示21</p><p>　　4.4 鍵盤控制顯示模塊23</p><p>　　4.5 其他模塊23</p><p>　　5功能調(diào)試與測試24</p><p>　　5.1 按鍵輸入與顯示24</p><p>　　5.2 系統(tǒng)測試25</p><

18、;p>　　6 總結(jié)及展望26</p><p>　　參 考 文 獻(xiàn)27</p><p><b>　　致 謝28</b></p><p><b>　　引 言</b></p><p>　　20 世紀(jì) 70 年代初研制出了微處理器，出現(xiàn)4位和 8 位總線，傳統(tǒng)示波器的雙通道輸入無法

19、滿足8bit的觀察。微處理器和存儲器的應(yīng)用需要不同于時域和頻域的測試儀器，數(shù)域測試儀器——邏輯分析儀應(yīng)運(yùn)而生。邏輯分析儀是利用時鐘從測試設(shè)備上采集和顯示數(shù)字信號的儀器，主要作用在于時序判定，以直觀的形式顯示出數(shù)字系統(tǒng)的運(yùn)行情況，以便對數(shù)字系統(tǒng)進(jìn)行分析和故障判斷。</p><p>　　按結(jié)構(gòu)劃分，邏輯分析儀大致上可分為獨(dú)立式（或單機(jī)型）邏輯分析儀和需結(jié)合計算機(jī)的PC-based卡式虛擬邏輯分析儀。獨(dú)立式邏輯分析儀是

20、將所有的測試軟件、運(yùn)算管理元件以及顯示單元，整合在一臺儀器之中。獨(dú)立式邏輯分析儀功能豐富，使用簡便，但價格卻比較昂貴?；谟嬎銠C(jī)接口的卡式虛擬邏輯分析儀，使用中需要搭配計算機(jī)一起使用，顯示屏也與主機(jī)分開。虛擬邏輯分析儀雖然以較小的成本提供了相應(yīng)的性能，但是卡式虛擬邏輯分析儀也有很大缺點(diǎn)，它需要搭配計算機(jī)才能使用，操作方式復(fù)雜，使虛擬邏輯分析儀的應(yīng)用難以展開。</p><p>　　在邏輯分析儀的設(shè)計開發(fā)中，也有一些

21、基于單片機(jī)，F(xiàn)PGA或DSP芯片設(shè)計的邏輯分析儀，其設(shè)計思路，基本上采用的是以虛擬邏輯分析儀的模式進(jìn)行設(shè)計。由控制端完成數(shù)據(jù)的采集，將采集到的數(shù)據(jù)，上傳到計算機(jī)，由計算機(jī)進(jìn)行處理和顯示。這種設(shè)計方案，設(shè)計復(fù)雜，系統(tǒng)龐大，難以解決系統(tǒng)資源占用多，操作復(fù)雜的瓶頸。另外，邏輯分析儀的一些復(fù)雜功能，如位數(shù)眾多的通道、高級協(xié)議觸發(fā)方式、大存儲深度，在一般的應(yīng)用，如51單片機(jī)開發(fā)、簡單的嵌入式系統(tǒng)學(xué)習(xí)中，很少用到。設(shè)計一款性能適中，價格便宜，操作方

22、便的邏輯分析儀，成為目前一個實(shí)用的研究方向。</p><p>　　VGA顯示接口是視頻圖形陣列（Video Graphics Array）接口的簡稱，是微機(jī)系統(tǒng)使用的一種通用顯示接口。對于由嵌入式微處理器構(gòu)成的圖像處理系統(tǒng)來說，采用VGA顯示輸出具有兼容性強(qiáng)，顯示內(nèi)容豐富的優(yōu)勢，而且VGA顯示接口具有結(jié)構(gòu)簡單，性能可靠，兼容性強(qiáng)，時序容易由微處理器實(shí)現(xiàn)的特點(diǎn)。因此，結(jié)合VGA顯示的邏輯分析儀在嵌入式的數(shù)字圖像處理

23、系統(tǒng)中有廣泛的應(yīng)用前景。</p><p><b>　　1 緒論</b></p><p>　　邏輯分析儀作為一種分析數(shù)字系統(tǒng)邏輯關(guān)系的工具，是現(xiàn)今測試儀器中最有效、最具代表性的儀器。但其相對昂貴的價格，限制了其在普通用戶領(lǐng)域中的使用，因而設(shè)計一種廉價的，便于實(shí)現(xiàn)的邏輯分析儀，支持一般的小型實(shí)驗(yàn)室或教育機(jī)構(gòu)進(jìn)行數(shù)字系統(tǒng)的開發(fā)、科研活動，具有很大的現(xiàn)實(shí)意義。</p&

24、gt;<p>　　本設(shè)計是以滿足普通用戶或者小型實(shí)驗(yàn)室需求為目的，因此，該設(shè)計考慮的主要因素就是易于實(shí)現(xiàn)和成本的問題，然后再考慮保證滿足常用功能的前提下，拓展設(shè)計功能，確保使用方便。結(jié)合成品邏輯分析儀的特點(diǎn)及日常系統(tǒng)設(shè)計開發(fā)的需求，本文提出了如下設(shè)計方案。</p><p>　　本方案不采用常用的基于虛擬邏輯儀的設(shè)計方法，而是以臺式一體機(jī)為設(shè)計思路，將信號采集，信號處理，信號顯示做成一個系統(tǒng)，特別是數(shù)

25、據(jù)的顯示，采用VGA接口的顯示器來完成。邏輯控制，數(shù)據(jù)處理部分，則由FPGA來完成。</p><p>　　而VGA顯示器，作為目前最常用的一種顯示載體，其功能豐富，應(yīng)用非常廣泛，價格也比較低，用VGA作為顯示單元，是一種比較實(shí)用和廉價的方案。</p><p>　　1.1 VGA的背景</p><p>　　VGA(Video Graphics Array)是IBM在

26、1987年隨PS／2機(jī)一起推出的一種視頻傳輸標(biāo)準(zhǔn)，具有分辨率高、顯示速率快、顏色豐富等優(yōu)點(diǎn)，在彩色顯示器領(lǐng)域得到了廣泛的應(yīng)用。</p><p>　　VGA這個術(shù)語常常不論其圖形裝置，而直接用于指稱640×480的分辨率。VGA裝置可以同時儲存4個完整的EGA色版，并且它們之間可以快速轉(zhuǎn)換，在畫面上看起來就像是即時的變色。 除了擴(kuò)充為256色的EGA式色版，這256種色彩其實(shí)可以透過VGA DAC（Dig

27、ital-to-analog converter），任意的指定為任何一種顏色。這就程度上改變了原本EGA的色版規(guī)則，因?yàn)樵驹贓GA上，這只是一個讓程式可以在每個頻道（即紅綠藍(lán)）在2bit以下選擇最多種顏色的方式。但在VGA下它只是簡單的64種顏色一組的表格，每一種都可以單獨(dú)改變——例如EGA顏色的首兩個bit代表紅色的數(shù)量，在VGA中就不一定如此了。VGA在指定色版顏色時，一個顏色頻道有6個bit，紅、綠、藍(lán)各有64種不同的變化，因此

28、總共有262,144種顏色。在這其中的任何256種顏色可以被選為色版顏色（而這256種的任何16種可以用來顯示 CGA 模式的色彩）。 這個方法最終仍然使了VGA模式在顯示EGA和CGA模式時，能夠使用前所未有的色彩，因?yàn)閂GA是使用模擬的方式來繪出EGA和CGA畫面。 </p><p>　　總結(jié)來說，CGA 和 EGA 同時只能顯示 16 種色彩，而 VGA 因?yàn)槭褂昧?Mode 13h 而可以一次顯示 256

29、 色版中的所有色彩，而這 256 種顏色又是從 262,144 種顏色中挑出的。</p><p>　　1.2 VGA的發(fā)展與應(yīng)用</p><p>　　顯卡所處理的信息最終都要輸出到顯示器上，顯卡的輸出接口就是電腦與顯示器之間的橋梁，它負(fù)責(zé)向顯示器輸出相應(yīng)的圖像信號。CRT顯示器因?yàn)樵O(shè)計制造上的原因，只能接受模擬信號輸入，這就需要顯卡能輸入模擬信號。VGA接口就是顯卡上輸出模擬信號的接口。

30、雖然液晶顯示器可以直接接收數(shù)字信號，但很多低端產(chǎn)品為了與VGA接口顯卡相匹配，因而采用VGA接口。</p><p>　　目前大多數(shù)計算機(jī)與外部顯示設(shè)備之間都是通過模擬VGA接口連接，計算機(jī)內(nèi)部以數(shù)字方式生成的顯示圖像信息，被顯卡中的數(shù)字/模擬轉(zhuǎn)換器轉(zhuǎn)變?yōu)镽、G、Ｂ三原色信號和行、場同步信號，信號通過電纜傳輸?shù)斤@示設(shè)備中。對于模擬顯示設(shè)備，如模擬CRT顯示器，信號被直接送到相應(yīng)的處理電路，驅(qū)動控制顯像管生成圖像。而

31、對于LCD、DLP等數(shù)字顯示設(shè)備，顯示設(shè)備中需配置相應(yīng)的Ａ/Ｄ（模擬/數(shù)字）轉(zhuǎn)換器，將模擬信號轉(zhuǎn)變?yōu)閿?shù)字信號。在經(jīng)過Ｄ/Ａ和Ａ/Ｄ2次轉(zhuǎn)換后，不可避免地造成了一些圖像細(xì)節(jié)的損失。VGA接口應(yīng)用于CRT顯示器無可厚非，但用于連接液晶之類的顯示設(shè)備，則轉(zhuǎn)換過程的圖像損失會使顯示效果略微下降。</p><p>　　目前VGA顯示器應(yīng)用已經(jīng)很普遍，VGA的顯示能力，分辨率亦較高。設(shè)計一款用VGA作為顯示載體的邏輯分析儀，

32、是一個比較理想的設(shè)計方案。</p><p>　　1.3 基于VGA顯示的邏輯分析儀的優(yōu)勢</p><p>　　小型實(shí)驗(yàn)室或者教育機(jī)構(gòu)，在進(jìn)行研發(fā)或者教學(xué)的過程中，對邏輯分析儀有很強(qiáng)的需求，但是成品臺式邏輯分析儀價格高昂，基于計算機(jī)的虛擬邏輯分析儀操作又比較復(fù)雜，使邏輯分析儀的應(yīng)用受到很大限制。</p><p>　　目前，在處理速度及多輸入通道方面，F(xiàn)PGA芯片有著

33、很大的優(yōu)勢，基于FPGA的邏輯分析儀設(shè)計方法，有著廣泛的應(yīng)用前景，這也是目前邏輯分析儀的一個主要發(fā)展方向。但在數(shù)據(jù)顯示方面，大多數(shù)設(shè)計采用的是虛擬邏輯分析儀的設(shè)計方案，數(shù)據(jù)需上傳到計算機(jī)后，由計算機(jī)進(jìn)行處理，這使得該方案設(shè)計的邏輯分析儀，操作復(fù)雜，資源占用巨大。</p><p>　　基于以上考慮，以臺式邏輯分析儀設(shè)計思路為方向，結(jié)合虛擬邏輯分析儀的設(shè)計方法，設(shè)計一種能直接顯示采樣到的數(shù)據(jù)，功能實(shí)用，操作方便，滿足

34、普通用戶實(shí)驗(yàn)教學(xué)或開發(fā)需求的，易于實(shí)現(xiàn)，成本較低的邏輯分析儀，是一個需要解決的問題?？紤]到目前VGA顯示器應(yīng)用已經(jīng)很普遍，VGA的顯示能力，分辨率亦較高。</p><p>　　結(jié)合以上情況，設(shè)計一款基于FPGA，用VGA作為顯示載體的邏輯分析儀，就是一個比較理想的設(shè)計方案。</p><p>　　1.4 論文的結(jié)構(gòu)</p><p>　　本文介紹了一種利用可編程器件

35、FPGA 實(shí)現(xiàn) VGA 接口顯示器的 VHDL 設(shè)計方案，利用 FPGA 設(shè)計 VGA 接口，其VGA接口是將二進(jìn)制RGB數(shù)據(jù)幀，轉(zhuǎn)換為對應(yīng)的模擬電壓信號。本文設(shè)計了一種采用電阻分壓的方式進(jìn)行色彩信號的DA轉(zhuǎn)換，整體分為信號緩沖、電阻分壓、端口保護(hù)等部分。</p><p>　　VGA 接口最終可以將要顯示的數(shù)據(jù)直接送到顯示器上顯示，省去了計算機(jī)的處理過程，能加快數(shù)據(jù)的處理速度和節(jié)約硬件成本。本文還詳細(xì)討論了用 V

36、HDL 設(shè)計VGA掃描時序的方法，使圖像能夠在屏幕上任意位置顯示，并使之在PS/2接口的鍵盤的按鍵控制下移動。</p><p>　　本論文的具體內(nèi)容安排如下：</p><p>　?。?）第1章：緒論。介紹了VGA的背景及發(fā)展與應(yīng)用，簡述了基于VGA顯示的邏輯分析儀的優(yōu)勢，介紹了本設(shè)計的研究內(nèi)容和論文結(jié)構(gòu)。</p><p>　　（2）第2章：基于VGA顯示的邏輯分析儀

37、的設(shè)計。針對一體思想，結(jié)合本設(shè)計的設(shè)計思路，提出了基于VGA顯示的邏輯分析儀的軟硬件設(shè)計思路，并就一些與設(shè)計相關(guān)的技術(shù)，進(jìn)行了深入的介紹。</p><p>　?。?）第3章：系統(tǒng)硬件電路設(shè)計。講述了系統(tǒng)的硬件框架，單元電路設(shè)計與實(shí)現(xiàn)方案。重點(diǎn)介紹了FPGA最小系統(tǒng)、VGA接口電路。</p><p>　?。?）第4章：系統(tǒng)軟件設(shè)計。介紹了系統(tǒng)的軟件結(jié)構(gòu)框圖，各個模塊的設(shè)計及開發(fā)流程。這些模塊

38、包括采樣觸發(fā)控制模塊、采樣頻率控制模塊、雙口RAM存儲模塊、鍵盤顯示控制模塊、波形顯示控制模塊和VGA顯示驅(qū)動模塊。</p><p>　?。?）第5章：功能調(diào)試。介紹了裝置的人機(jī)交互界面，控制方法和工作方式。</p><p>　　（6）第6章：總結(jié)與展望。總結(jié)了設(shè)計過程的心得與體會，提出了一些設(shè)計擴(kuò)展想法和思路。</p><p>　　2 基于VGA顯示的邏輯分析儀

39、的設(shè)計</p><p>　　2.1 總體方案的設(shè)計</p><p>　　根據(jù)一體化的設(shè)計思路，可以得出本設(shè)計—基于VGA顯示的邏輯分析儀的總體結(jié)構(gòu)框圖如圖2.1所示。主要包括數(shù)據(jù)采樣存儲、數(shù)據(jù)顯示處理和接口三大單元。</p><p>　　圖2.1 基于VGA顯示的邏輯分析儀的總體結(jié)構(gòu)框圖</p><p>　　Fig 2.1 VGA di

40、splay based on the overall structure of the logic analyzer block diagram</p><p>　　本方案不采用常用的基于虛擬邏輯儀的設(shè)計方法，而是以臺式一體機(jī)為設(shè)計思路，將信號采集，信號處理，信號顯示做成一個系統(tǒng)，特別是數(shù)據(jù)的顯示，采用VGA接口的顯示器來完成。數(shù)據(jù)處理采集部分，則由FPGA來完成。主芯片時鐘由外部提供，由一片晶振提供 50 M

41、Hz 頻率的時鐘源 。</p><p>　　FPGA 是整個系統(tǒng)的核心，通過對其編程可輸出紅、綠、藍(lán)三基色信號和HS、VS行場掃描同步信號。當(dāng) FPGA 接受輸出的控制信號后，內(nèi)部的數(shù)據(jù)選擇器模塊根據(jù)控制信號選擇相應(yīng)的圖像生成模塊，輸出圖像信號， 與行場掃描時序信號一起通過 VGA 接口電路送入顯示器， 在 VGA 顯示器上便可看到對應(yīng)的彩色圖像。 </p><p>　　2.2 硬件設(shè)計

42、的方案</p><p>　　基于一體化思想，將系統(tǒng)硬件分成FPGA、DA轉(zhuǎn)換、VGA接口、VGA顯示器、以及一些外圍電路。組成框圖如圖2.2所示。</p><p>　　圖2.2 系統(tǒng)硬件組成框圖</p><p>　　Fig.2.2 System hardware block diagram </p><p>　　通常VGA顯示器顯示的圖像

43、數(shù)據(jù)量較大，例如采用單片機(jī)進(jìn)行系統(tǒng)設(shè)計，需要外接RAM來存儲這些數(shù)據(jù)。而FPGA內(nèi)置配置芯片為 EPCS16 ，16 Mb的存儲單元足以滿足我們所需要的1Mb，所以FPGA不需要外接RAM來存儲這些數(shù)據(jù)。通過對FPGA進(jìn)行編程，輸出標(biāo)準(zhǔn)的VGA 信號（紅、綠、藍(lán)三色信號和行、幀同步信號），通過15 針VGA 接口輸出至顯示器，可具有顯示驅(qū)動程序的能力，驅(qū)動顯示器顯示圖像信號。除此之外，一些外圍電路對FPGA的控制是必要的。</p&

44、gt;<p>　　VGA顯示器的輸入是模擬信號,所以由VGA顯示控制器產(chǎn)生的RGB信號在進(jìn)入VGA接口前要經(jīng)過一個D/A轉(zhuǎn)換器，將數(shù)字信號轉(zhuǎn)化為模擬信號，最終才在VGA顯示器上顯示出來。</p><p>　　2.3 軟件設(shè)計的方案</p><p>　　整個系統(tǒng)的核心是FPGA。以FPGA為載體，得出基于VGA顯示的邏輯分析儀的組成部分，主要包括邏輯處理部分、存儲部分、波形顯

45、示部分、VGA 顯示驅(qū)動部分及鍵盤顯示控制部分五個組成部分。結(jié)構(gòu)框圖如圖2.3所示。</p><p>　　圖2.3 基于VGA顯示的邏輯分析儀的組成結(jié)構(gòu)框圖</p><p>　　Fig. 2.3 VGA display based on the logic analyzer block diagram</p><p>　　按功能也可以劃分為三個部分，信號采樣部分

46、、波形顯示部分和鍵盤控制部分。當(dāng)邏輯分析儀的觸發(fā)條件滿足時，信號采樣部分會對輸入信號進(jìn)行采樣并存儲；波形顯示部分只管從雙口RAM 讀數(shù)據(jù)并送往VGA 接口顯示；鍵盤控制部分主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。</p><p>　　2.4 采用的主要技術(shù)</p><p>　　本設(shè)計采用了Altera公司的EDA軟件Quartus II，并以Cylone系列FPGA器件為系統(tǒng)硬

47、件平臺。在EDA 軟件工具平臺上, 采用自上而下的設(shè)計方法,以硬件描述語言VHDL為系統(tǒng)邏輯描述的主要手段完成系統(tǒng)設(shè)計。</p><p>　　2.4.1 FPGA</p><p>　　FPGA是英文Field－Programmable Gate Array的縮寫，即現(xiàn)場可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。它是作為專用集成電路（ASIC）領(lǐng)域中

48、的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。</p><p>　　本設(shè)計所用的FPGA為Altera公司Cyclone II系列的EP2C35F672，包含 33216個邏輯單元 (LEs) ，483840bits 的片上 RAM，還有 475 個用戶可用 I/O口，封裝為 672-Pin FBGA。EP2C35F672 的特性如表 1.1。FPGA的資源十分豐富

49、，可以拓展進(jìn)行一系列的基于FPGA的系統(tǒng)設(shè)計。</p><p>　　表2.1 EP2C35F672器件特性</p><p>　　Tab. 2.1 EP2C35F672 device characteristics</p><p>　　由于FPGA 內(nèi)部沒有振蕩電路，使用有源晶振是比較理想的選擇。EP2C35F672 的輸入的時鐘頻率范圍為10MHz-360MHz

50、， 經(jīng)過內(nèi)部PLL電路后可輸出10MHz-402.5MHz的系統(tǒng)時鐘。</p><p>　　2.4.2 VHDL語言</p><p>　　本設(shè)計采用VHDL語言。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。除了含有許多具有硬件特征的語句外，VHDL的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機(jī)高級語言。VHDL的程序結(jié)構(gòu)特點(diǎn)是將一項(xiàng)工程設(shè)計，或稱設(shè)計實(shí)體（可以是一個元件，一

51、個電路模塊或一個系統(tǒng)）分成外部（或稱可是部分,及端口)和內(nèi)部（或稱不可視部分），既涉及實(shí)體的內(nèi)部功能和算法完成部分。在對一個設(shè)計實(shí)體定義了外部界面后，一旦其內(nèi)部開發(fā)完成后，其他的設(shè)計就可以直接調(diào)用這個實(shí)體。這種將設(shè)計實(shí)體分成內(nèi)外部分的概念是VHDL系統(tǒng)設(shè)計的基本點(diǎn)。與傳統(tǒng)設(shè)計方法相比，VHDL描述電路行為的算法有很多優(yōu)點(diǎn)： </p><p>　　(1) 設(shè)計層次較高、用于較復(fù)雜的計算時，能盡早發(fā)現(xiàn)存在的問題，縮短

52、設(shè)計周期。 </p><p>　　(2) 獨(dú)立實(shí)現(xiàn)，修改方便，系統(tǒng)硬件描述能力強(qiáng)。 </p><p>　　(3) 可讀性好，有利于交流，適合于文檔保存。 </p><p>　　(4) VHDL語言標(biāo)準(zhǔn)、規(guī)范、移植性強(qiáng)。 </p><p>　　(5) VHDL類型眾多而且支持用戶自定義類型，支持自頂而下的設(shè)計方法和多種電路的設(shè)計。</p&

53、gt;<p>　　2.4.3 Quartus II 7.0開發(fā)平臺</p><p>　　Quartus II軟件，根據(jù)設(shè)計者需要，提供了一個完整的多平臺設(shè)計環(huán)境，它包含整個FPGA和CPLD設(shè)計階段的解決方案，同時該軟件提供了編程系統(tǒng)設(shè)計的一個綜合開發(fā)環(huán)境，是進(jìn)行SOPC設(shè)計的基礎(chǔ)</p><p>　　Quartus II設(shè)計環(huán)境包括：系統(tǒng)級設(shè)計，嵌入式軟件開發(fā)，可編程邏輯

54、器件PLD綜合，布局和布線，驗(yàn)證和仿真。Quartus II軟件的工程文件由所有的設(shè)計文件、軟件源文件以及完成其所需的相關(guān)文件組成。Quartus II軟件設(shè)計文件的輸入方法有原理圖式的圖形輸入、文本內(nèi)存編輯以及由第三方EDA工具產(chǎn)生的EDIF網(wǎng)表輸入、VQM格式輸入等文本輸入方式，支持AHDL、VHDL、Verilog HDL等語言。Altera Quartus II 作為一種可編程邏輯的設(shè)計環(huán)境, 由于其強(qiáng)大的設(shè)計能力和直觀易用的接

55、口，越來越受到數(shù)字系統(tǒng)設(shè)計者的歡迎。</p><p>　　3 系統(tǒng)硬件電路設(shè)計</p><p>　　根據(jù)一體化的設(shè)計思想，在設(shè)計硬件電路時，根據(jù)圖2.2的規(guī)劃和電路要實(shí)現(xiàn)的功能，將系統(tǒng)的硬件電路進(jìn)一步細(xì)分為五部分，分別為：信號輸入電路、VGA接口電路、FPGA核心及配置電路、輸入控制電路和狀態(tài)顯示電路。由這五部分電路，完成信號的采集、處理和顯示，本章著重講FPGA最小系統(tǒng)和VGA接口電路

56、。系統(tǒng)硬件結(jié)構(gòu)如圖3.1所示。</p><p>　　圖3.1 系統(tǒng)硬件結(jié)構(gòu)</p><p>　　Fig. 3.1 System hardware architecture</p><p>　　3.1 FPGA最小系統(tǒng)</p><p>　　FPGA最小系統(tǒng)是能夠獨(dú)立工作的最基本電路。本設(shè)計采用的FPGA為Cyclone II系列的EP2C

57、35F672，作為主處理單元。其最小系統(tǒng)包括配置電路、時鐘及復(fù)位電路和電源部分。</p><p>　　3.1.1 配置電路 </p><p>　　FPGA的運(yùn)行，分為調(diào)試模式和自運(yùn)行模式。調(diào)試模式，通過JTAG口，將配置代碼直接下載到FPGA中；自運(yùn)行模式，則需要將代碼寫入代碼配置芯片，在系統(tǒng)上電的時候，將存儲在配置芯片中的代碼寫入FPGA中，由FPGA運(yùn)行代碼。</p>

58、<p>　　本設(shè)計中，設(shè)置了上述兩種配置方式。自運(yùn)行模式采用的串行配置芯片為EPCS16。配置電路原理圖如圖3.2所示。系統(tǒng)若配置成功，則發(fā)光二極管變亮。</p><p>　　圖3.2 配置電路原理圖</p><p>　　Fig. 3.2 Configuring the circuit diagram</p><p>　　3.1.2 時鐘及復(fù)位電路&

59、lt;/p><p>　　復(fù)位有兩種形式。一種是如圖3.3中按鍵S2，用于手動復(fù)位，作為調(diào)試程序時使用。另外一種是配置復(fù)位，如圖3.3中按鍵S1所示。</p><p>　　EP2C35F672的輸入時鐘范圍為10M到360MHz，系統(tǒng)外部輸入頻率太低，則影響系統(tǒng)性能的發(fā)揮；頻率太高，穩(wěn)定性又變差。因此在設(shè)計中，選擇外部輸入時鐘頻率為50MHz，采用有源晶振。為增加頻率的穩(wěn)定性，晶振供電電源增加了

60、LC濾波電路。</p><p>　　設(shè)計中若需要更高頻率，則經(jīng)過內(nèi)部的PLL輸出。其中，復(fù)位電路與FPGA的接口為CFG_nCONFUG和nRST_IN，晶振的接口為FPGA的信號輸入引腳B13，N25，P2。</p><p>　　圖3.3 系統(tǒng)復(fù)位及時鐘電路</p><p>　　Fig.3.3 System Reset and clock circuit<

61、;/p><p>　　3.1.3 系統(tǒng)電源</p><p>　　FPGA工作于高速狀態(tài)，對電源的要求比較高。其中，控制系統(tǒng)部分的輸入電壓為5V，F(xiàn)PGA正常工作時，需要的電壓有3.3V，2.5V和1.2V三種，因此，需要將輸入的5V電壓進(jìn)行直流轉(zhuǎn)換。為了提高系統(tǒng)的穩(wěn)定性，還需要對轉(zhuǎn)換的電壓進(jìn)行濾波。</p><p>　　本設(shè)計中，為了節(jié)約成本，采用了電壓串聯(lián)供電的方式。

62、3.3V電源直接由系統(tǒng)提供的5V 電源，經(jīng)過3.3V LDO 芯片SPX1587-3.3穩(wěn)壓和濾波得到。2.5V 電源由5V電源經(jīng)過2.5VLDO 芯片SPX1587-2.5穩(wěn)壓得到，F(xiàn)PGA 的內(nèi)核電壓需要的1.2V，則由2.5V電源經(jīng)LP2996 穩(wěn)壓而得。具體電路如圖3.4所示。</p><p>　　圖3.4 系統(tǒng)電源電路</p><p>　　Fig.3.4 System pow

63、er supply circuit</p><p>　　3.2 VGA接口電路</p><p>　　3.2.1 VGA接口概述</p><p>　　常見的VGA接口的彩色顯示器，一般由CRT（陰極射線管）構(gòu)成，色彩由R、G、B（紅：Red，綠：Green，藍(lán)：Blue）三基色組成。顯示采用逐行掃描的方式進(jìn)行，陰極射線槍發(fā)出電子束打在涂有熒光粉的熒光屏上，產(chǎn)生RG

64、B 三基色，合成一個彩色像素。</p><p>　　對于普通的VGA 接口，共有5個信號：R、G、B 三基色信號；HS：行同步信號；VS：場同步信號。VGA 顯示器的驅(qū)動時序，要嚴(yán)格遵循“VGA 工業(yè)標(biāo)準(zhǔn)”，即640×480×60Hz模式，對應(yīng)的頻率要求如表3.5所示，否則可能會損壞VGA 顯示器。</p><p>　　表3.5 VGA工業(yè)標(biāo)準(zhǔn)頻率</p>

65、<p>　　Tab. 3.5 VGA industry standard frequency</p><p>　　VGA 顯示接口總共有15條線，引腳分布如圖3.5所示。</p><p>　　圖3.5 VGA接口引腳圖</p><p>　　Fig.3.5 VGA connector pin diagram</p><p>

66、　　引腳分為三組：一是RGB三色模擬信號輸入線，輸入信號為0～0.7Vp-p；二是RGB三色地線，使用過程中，需要做接地處理；三是時序信號線，分別是行同步線( Horizon Synchronizing，HS)，場同步線(Vertical Synchronizing，VS) ，這兩條線控制了VGA的顯示時序；其他為輔助信號線，具體如表3.6所示</p><p>　　表3.6 VGA接口引腳分配表</p&g

67、t;<p>　　Tab.3.6 VGA connector pin allocation table</p><p>　　3.2.2 VGA接口電路設(shè)計</p><p>　　（1）VGA接口電路的結(jié)構(gòu)</p><p>　　VGA接口電路作用是將二進(jìn)制RGB數(shù)據(jù)幀，轉(zhuǎn)換為對應(yīng)的模擬電壓信號，一般VGA接口電路設(shè)計時，多采用專用的VGA接口DA轉(zhuǎn)換芯片

68、，如SDA7123。本文設(shè)計了一種采用電阻分壓的方式進(jìn)行色彩信號的DA轉(zhuǎn)換。VGA顯示接口電路的結(jié)構(gòu)如圖3.6所示，整體分為信號緩沖、電阻分壓、端口保護(hù)等部分。</p><p>　　圖3.6 VGA接口電路圖</p><p>　　Fig.3.6 VGA interface circuit diagram</p><p>　　信號緩沖采用74ALS573，3.3V

69、供電的八位三態(tài)輸出觸發(fā)器；RGB信號，運(yùn)用了三個電阻，阻值分別為512Ω、1KΩ、2KΩ和一個接地的75Ω電阻進(jìn)行分壓，將RGB顏色編碼信號轉(zhuǎn)換為0～0.7Vp-p的模擬信號。以R為例，這三個電阻分別對應(yīng)R2,R1,R0進(jìn)行加權(quán)。B信號對應(yīng)兩個電阻，B1對應(yīng)512Ω，B0對應(yīng)1KΩ的電阻。端口保護(hù)電路，在每一個輸出信號線上，采用兩個二極管IN4148,分別接3.3V的電源和地，固定該點(diǎn)的電壓在0～0.7V之間。</p>&

70、lt;p>　?。?）信號與輸出電壓的關(guān)系</p><p>　　在電路中，權(quán)值電阻為512Ω、1KΩ、2KΩ，分壓電阻為一個接地的75Ω電阻，74ALS573的端口輸出電壓為3.3V，通過如圖2-5所示的結(jié)構(gòu)進(jìn)行分壓后，8位二進(jìn)制RGB顏色編碼，對應(yīng)的輸出模擬電壓值，如表3.7所示。</p><p>　　表3.7 RGB信號編碼與輸出電壓關(guān)系</p><p>

71、　　Tab.3.7 RGB signal encoding and output voltage relationship</p><p>　　3.3 其他外圍電路</p><p>　　3.3.1輸入控制電路</p><p>　　邏輯分析儀應(yīng)用過程中，通常需要選擇觸發(fā)通道、觸發(fā)方式、觸發(fā)頻率等一系列信息，還需要啟動觸發(fā)或結(jié)束觸發(fā)。此時，就必須建立控制信號的輸入通

72、道。在本設(shè)計中，輸入部分電路如圖4-3所示，采用8個獨(dú)立按鍵，每個按鍵外接一個10 KΩ的上拉電阻，在FPGA與端口之間，接入一個220Ω的電阻，在低電位輸入時，起限流的作用。采用該結(jié)構(gòu)，就形成了一個簡單實(shí)用的控制信號輸入通道。</p><p>　　圖3.7 八路按鍵輸入電路</p><p>　　Fig.3.7 Octal key input circuit</p>&l

73、t;p>　　3.3.2 狀態(tài)顯示電路</p><p>　　在設(shè)計過程中，可以采取用VGA顯示邏輯分析儀當(dāng)前工作狀態(tài)方法。不過，如果采用VGA顯示狀態(tài)信息，編程復(fù)雜，對功能擴(kuò)展是一個障礙，對FPGA的要求，相應(yīng)的提高許多，成本的優(yōu)勢難以體現(xiàn)。因此，本設(shè)計將狀態(tài)顯示電路單獨(dú)出來，用八位共陽LED數(shù)碼管，采用動態(tài)掃描的方式，顯示系統(tǒng)的工作狀態(tài)。</p><p>　　系統(tǒng)該部分電路如圖4-4

74、所示。采用兩個共陽數(shù)碼管3461BS，位驅(qū)動部分則采用PNP型晶體管8550。其中與FPGA接口為DIG[7..0]和SEG[7..0]。</p><p>　　圖3.8 狀態(tài)顯示電路</p><p>　　Fig.3.8 Status Display Circuit</p><p><b>　　4 系統(tǒng)軟件設(shè)計</b></p>

75、<p>　　本設(shè)計采用自上而下的設(shè)計思路，可以將基于VGA顯示的邏輯分析儀的模塊細(xì)分為：采樣觸發(fā)控制模塊(sample)、采樣頻率控制模塊(div_freq) 、雙口RAM 存儲模塊(dpram)、波形顯示控制模塊(disp_controller)、VGA 顯示驅(qū)動模塊(vga)、鍵盤顯示控制模塊(key_board) 六個模塊。組成的框圖如圖4.1。其中虛線以內(nèi)的模塊屬于邏輯分析，本文處理虛線以外的其他模塊。按功能來說，采

76、樣觸發(fā)控制模塊負(fù)責(zé)對信號的采樣；然后進(jìn)入雙口RAM存儲模塊對信號進(jìn)行存儲；波形顯示控制模塊只管從雙口RAM中讀數(shù)據(jù)并送往VGA顯示驅(qū)動模塊；最后將信號送往VGA 接口顯示。鍵盤顯示控制模塊主要是控制更改觸發(fā)條件、采樣頻率及數(shù)碼顯示等操作。下面將對各個功能模塊進(jìn)行簡單的介紹。</p><p>　　圖4.1 基于VGA顯示的邏輯分析儀的模塊組成的框圖</p><p>　　Fig.4.1 V

77、GA display based on the logic analyzer module block diagram</p><p>　　4.1 雙口RAM存儲模塊</p><p>　　雙口RAM是在1個SRAM存儲器上具有兩套完全獨(dú)立的數(shù)據(jù)線、地址線和讀寫控制線，并允許兩個獨(dú)立的系統(tǒng)同時對其進(jìn)行隨機(jī)性訪問的存儲器，即共享式多端口存儲器。雙口RAM最大的特點(diǎn)是存儲數(shù)據(jù)共享。1個存儲器配

78、備兩套獨(dú)立的地址、數(shù)據(jù)和控制線，允許兩個獨(dú)立的CPU或控制器同時異步地訪問存儲單元。雙口RAM可用于提高RAM的吞吐率，適用于實(shí)時數(shù)據(jù)緩存。</p><p><b>　?。?）模塊設(shè)計要求</b></p><p>　　系統(tǒng)工作時，采集到的數(shù)據(jù)需要及時存儲?？衫肊P2C35F672內(nèi)部的RAM作為存儲單元。根據(jù)功能的要求，將數(shù)據(jù)的存儲寬度設(shè)為10位，存儲的深度設(shè)定為1

79、024。采樣到的數(shù)據(jù)，在信號的控制下，存儲在RAM中。顯示采樣數(shù)據(jù)的時候，則根據(jù)行場掃描的情況，從相應(yīng)的地址單元讀出在RAM中存儲的數(shù)據(jù)。</p><p><b>　?。?）模塊設(shè)計方法</b></p><p>　　由設(shè)計要求可知，在設(shè)計過程中，既要存儲，又要讀取數(shù)據(jù)，因此，必須設(shè)計一個雙口RAM。對應(yīng)含10位的輸入輸出數(shù)據(jù)通道；寫地址和寫時鐘及控制信號；讀地址和讀時

80、鐘及控制信號。運(yùn)用QUARTUS II中兆模塊的生成方式，生成該模塊。</p><p>　　生成模塊如圖4.2所示。其中，data[9..0]和q[9..0]為存儲數(shù)據(jù)的輸入及輸出端口；rd_address和rdclock，rdclocken為讀地址和讀使能信號；wraddress[9..0]和wrclock，wrclocken，wren為寫地址、寫時鐘及寫使能信號。</p><p>　　

81、圖4.2 雙口RAM存儲模塊</p><p>　　Fig. 4.2 dual-port RAM memory module</p><p>　　4.2 VGA驅(qū)動模塊</p><p>　　VGA驅(qū)動模塊的設(shè)計,實(shí)質(zhì)就是完成 VGA 顯示的功能:：(1)在一定的工作頻率下,產(chǎn)生正確的時序關(guān)系(工作時鐘信號，HSyn - 水平同步信號，VSyn - 垂直同步信號，

82、消隱信號之間的關(guān)系) ；(2)在正確時序的控制下讀出幀緩存中的像素數(shù)據(jù),同時在當(dāng)前幀顯示完畢時,向 DPRAM控制器發(fā)信號,使 DPRAM 控制器能夠及時刷新幀緩存中的像素數(shù)據(jù)。</p><p>　　4.2.1 VGA時序</p><p>　　VGA的時序包括水平時序和垂直時序，且兩者都包含的時序參數(shù)有： 水平(垂直)同步脈沖、水平(垂直)同步脈沖結(jié)束到有效顯示數(shù)據(jù)區(qū)開始之間的寬度(后沿

83、)、有效顯示區(qū)寬度、有效數(shù)據(jù)顯示區(qū)結(jié)束到水平(垂直)同步脈沖寬度開始之間的寬度(前沿)。水平有效顯示區(qū)寬度與垂直有效顯示區(qū)寬度邏輯與的區(qū)域?yàn)榭梢晠^(qū)域，其他區(qū)域?yàn)橄[區(qū)。</p><p>　　4.2.2 VGA逐行掃描的工作原理</p><p>　　VGA采用逐行掃描的工作方式。掃描從屏幕的左上方開始，從左到右，從上到下進(jìn)行，每掃完一行，電子束回到屏幕的左邊下一行的起始位置，在這期間，CR

84、T 對電子束進(jìn)行消隱。每行結(jié)束時，用行同步信號進(jìn)行行同步；掃描完所有行，用場同步信號進(jìn)行場同步，并使掃描回到屏幕的左上方，進(jìn)行場消隱，預(yù)備下一場的掃描。</p><p><b>　?。?）掃描的方式</b></p><p>　　行掃描從每一行的左邊開始，采用的掃描時鐘為25.175MHz，每一個時鐘周期，對應(yīng)該行上的一個像素點(diǎn)。從左到右的掃描過程中，包括行消隱、行圖像

85、輸出兩個過程，每完成一次從左到右的行掃描，則顯示一行的像素點(diǎn)。行掃描時序如圖4.3所示。</p><p>　　圖4.3 行掃描時序</p><p>　　Fig. 4.3 Line scan timing</p><p>　　行掃描過程中，每個時隙，對應(yīng)的時鐘間隔（像素數(shù)量），如表4.1所示。</p><p>　　表4.1 行掃描的時序（

86、單位：像素）</p><p>　　Tab.4.1 Lline scan timing (unit: pixels)</p><p>　　場掃描從屏幕最上端一行開始，從上到下進(jìn)行。當(dāng)行掃描完成一次時，以行掃描的溢出信號作為時鐘，每一個時鐘周期，對應(yīng)屏幕上的一行。場掃描的過程，包括場消隱、場圖像輸出兩個過程，每完成一次從上到下的場掃描過程，則完成一幀圖像的輸出，場掃描時序如圖4.4所示。&l

87、t;/p><p>　　圖4.4 場掃描時序</p><p>　　Fig. 4.4 Field scanning timing</p><p>　　場掃描過程中，每一個時隙間隔，如表4.2所示</p><p>　　表4.2 場掃描時序（單位：像素）</p><p>　　Tab.4.2 Field scanning s

88、equence (unit: pixels)</p><p><b>　?。?）掃描的范圍</b></p><p>　　由行掃描和場掃描時序可知，VGA工作時，行掃描一次是一行上的800個像素點(diǎn)，場掃描是525行。除去消隱部分，實(shí)際有效的掃描點(diǎn)有640×480個像素點(diǎn)，在此范圍內(nèi)顯示圖像。其他的區(qū)域，是顯示消隱期間。VGA圖像整體掃描范圍及方式如圖4.5&l

89、t;/p><p>　　圖4.5 VGA圖像顯示掃描示意圖</p><p>　　Fig. 4.5 VGA image display scanning diagram</p><p>　?。?）RGB數(shù)據(jù)幀的結(jié)構(gòu)</p><p>　　行場掃描確定屏幕上每個像素點(diǎn)的位置，像素點(diǎn)的顏色則由VGA接口輸入的色彩數(shù)據(jù)決定。256色VGA接口，提供8位數(shù)

90、據(jù)輸入，包含三基色信號R、G、B信號，分別為R：3位；G：3位；B：2位，總共可以顯示28=256種顏色。RGB數(shù)據(jù)的格式如表4.3所示。</p><p>　　表4.3 RGB數(shù)據(jù)格式</p><p>　　Tab.4.3 RGB data format</p><p>　　幾種常見顏色對應(yīng)數(shù)據(jù)格式及編碼如表4.4所示。</p><p>　

91、　表4.4 常見顏色編碼表</p><p>　　Tabl 4.4 Common color-coded table</p><p>　　行場掃描在消隱區(qū)間時，輸出的消隱信號值為“0x00”,即對應(yīng)黑色的編碼。</p><p>　　4.3 波形顯示控制模塊</p><p>　　4.3.1 波形數(shù)據(jù)存儲格式</p><

92、p>　　采集的波形數(shù)據(jù)存放在FPGA內(nèi)部定義的雙口RAM 中，存儲深度為1024，數(shù)據(jù)寬度為10bits，這樣數(shù)據(jù)的每一位就對應(yīng)于每一通道的波形數(shù)據(jù)，采樣到高電平就存“1”，低電平就存“0”。例如其中一個波形數(shù)據(jù)為10’b10_0011_1110，則表示第1~5、9 通道采樣為高電平，第0、6~8 通道采樣為低電平。</p><p>　　4.3.2 波形圖像顯示</p><p>&

93、lt;b>　　（1）波形顯示</b></p><p>　　在VGA 顯示驅(qū)模塊中有兩個計數(shù)器，行掃描計數(shù)器hcount 和場掃描計數(shù)器vcount，經(jīng)修正后從vga 模塊輸出，其輸出顯示有效范圍分別對應(yīng)于顯示器水平像素點(diǎn)0~639 和垂直像素點(diǎn)0~479。假設(shè)有如表 4.5 所列的一組波形數(shù)據(jù)，其對應(yīng)的波形圖如圖 4.6 所示?，F(xiàn)以CH0 通道（D0）數(shù)據(jù)分析其顯示原理。</p>

94、<p>　　表4.5 示例波形數(shù)據(jù)</p><p>　　Tab.4.5 Sample waveform data</p><p>　　圖4.6CH0通道波形</p><p>　　Fig. 4.6 CH0 channel waveform</p><p>　　行掃描計數(shù)器和雙口 RAM 的地址是同步的，也即每掃描一個像素點(diǎn)，雙

95、口RAM 地址也加一。假設(shè)RAM 中的數(shù)據(jù)不變，則顯示區(qū)域每列讀出的數(shù)據(jù)都是相同的，現(xiàn)在要做的是在各通道對應(yīng)的位置顯示對應(yīng)通道的波形數(shù)據(jù)，當(dāng)場掃描計數(shù)器vcount 的值為8 時，判斷D0 值，若為“1”輸出數(shù)據(jù)（指顯示波形的顏色數(shù)據(jù)）顯示，若為“0”則輸出背景色或柵格（似柵格顯示條件而定）；同理當(dāng)vcount 的值為40 時（見表 4.6），再次判斷D0 值，若為“0”輸出數(shù)據(jù)，若為“1”則輸出背景色或柵格，就可以有高低電平的波形線顯

96、示出來了。這樣一來完整的波形就能顯示出來。其它各通道波形的顯示方法一樣。</p><p>　　（2） 顯示區(qū)域劃分</p><p>　　本設(shè)計的VGA 驅(qū)動程序驅(qū)動VGA 顯示器時顯示的分辨率為640 × 480，因?yàn)榭偣灿?0個通道，所以垂直部分分成10 行，每行48 個像素點(diǎn)高度，波形顯示的范圍為32 個像素點(diǎn)，剩下上下各8 個像素點(diǎn)做為各通道的隔離部分。各通道的顯示區(qū)域范圍

97、如表4.6所示。</p><p>　　表4.6 通道波形顯示范圍劃分</p><p>　　Tab. 4.6 Channel waveform display area divided</p><p>　　4.4 鍵盤控制顯示模塊</p><p>　　該模塊用于產(chǎn)生控制信號去控制其它模塊，比如更改采樣頻率，選擇觸發(fā)通道、觸發(fā)條件和觸發(fā)模式

98、等，以及時間標(biāo)線和顯示區(qū)域的移動等操作。操作按鍵共有8個，各個按鍵的功能如表4.4所示。</p><p>　　表4.7 按鍵功能表</p><p>　　Tab. 4.7 Key function table</p><p><b>　　4.5 其他模塊</b></p><p>　　本設(shè)計中邏輯分析儀的采樣觸發(fā)模塊有

99、6 種觸發(fā)條件，分別為：低電平觸發(fā)、高電平觸發(fā)、上升沿觸發(fā)、下降沿觸發(fā)、邊沿觸發(fā)和無條件觸發(fā)（立即觸發(fā)）。觸發(fā)采樣時，若為單次觸發(fā)，則當(dāng)觸發(fā)條件滿足時即啟動一次信號的采集存儲過程，之后就不再觸發(fā)采樣，直到有新的操作（按鍵操作）；若為連續(xù)觸發(fā)，則當(dāng)觸發(fā)條件滿足時即啟動一次信號的采集存儲過程，若再次滿足觸發(fā)條件時，再啟動一次采集存儲過程，如此重復(fù)。</p><p>　　本設(shè)計中采樣頻率模塊中的采樣頻率分為多個級別，如

100、表4.8所列。不同采樣頻率可以通過按（KEY5）選擇，顯示于數(shù)碼管8。</p><p>　　表4.8 采樣頻率與數(shù)碼顯示值的對應(yīng)關(guān)系</p><p>　　Tab. 4.8 Shows the value of the digital sampling frequency and the corresponding relationship</p><p><

101、;b>　　功能調(diào)試與測試</b></p><p>　　5.1 按鍵輸入與顯示</p><p>　　系統(tǒng)主要處理部分為基于EP2C35F672的邏輯處理單元，外圍電路相對簡單，調(diào)試使用比較容易。</p><p><b>　?。?）按鍵輸入部分</b></p><p>　　系統(tǒng)設(shè)置了8路按鍵KEY0—KE

102、Y7，按鍵下降沿有效，具體按鍵功能如表4.7所示。</p><p><b>　　（2）數(shù)碼管顯示</b></p><p>　　系統(tǒng)的工作狀態(tài)由8位共陽LED數(shù)碼管顯示，其顯示格式如圖5.1所示。</p><p>　　第1位和第2位固定顯示“CH”，是通道“Channel”的簡寫。</p><p>　　第3位顯示當(dāng)前觸發(fā)通

103、道，在此信號的控制下，才會觸發(fā)電路工作，進(jìn)行采樣，可通過KEY0鍵，在0—9之間循環(huán)切換。</p><p>　　第4位顯示信號觸發(fā)方式，對應(yīng)的觸發(fā)方式見表5.1所示，可通過KEY1鍵在0—5之間循環(huán)切換。</p><p>　　第6位和第7位為固定值，表示采樣頻率。</p><p>　　第8位顯示為采樣頻率代碼值，其與采樣頻率之間的關(guān)系見表4.8所示。</p&g

104、t;<p>　　圖5.1 數(shù)碼管顯示格式</p><p>　　Fig. 5.1 LED display format</p><p>　　表5.1 觸發(fā)方式</p><p>　　Tab.5.1 Trigger Mode</p><p><b>　?。?）工作方式</b></p><

105、;p>　　將一路或多路邏輯信號輸入到系統(tǒng)輸入端后，設(shè)定觸發(fā)通道、觸發(fā)模式、采樣頻率后，即可啟動觸發(fā)采樣過程，具體操作如下。</p><p>　　通道的選擇：按KEY0鍵，選擇觸發(fā)通道。當(dāng)僅觀察一路信號時，必須將觸發(fā)通道定為該信號的輸入通道，以該路信號作為觸發(fā)信號。</p><p>　　觸發(fā)方式選擇：按KEY1鍵，選擇觸發(fā)模式。其中“0”為低電平觸發(fā)；“1”為高電平觸發(fā)；“2”為上升沿

106、觸發(fā)；“3”為下降沿觸發(fā)；“4”為邊沿觸發(fā)；“5”為無條件觸發(fā)。</p><p>　　時間標(biāo)線的左移/右移：按KEY2鍵不放，時間標(biāo)線向左移動，顯示左半邊屏幕范圍內(nèi)的圖像；按KEY3鍵不放，時間標(biāo)線向右移動，顯示右半邊屏幕范圍內(nèi)的圖像，主要用于觀察水平方向超出640個水平像素點(diǎn)以外的信息部分。同時，時間標(biāo)線也是定位同一時刻當(dāng)時系統(tǒng)各信號工作狀態(tài)的一個工具。</p><p>　　采樣頻率的選

107、擇：按KEY4鍵，選擇采樣頻率。對應(yīng)的顯示值與采樣頻率關(guān)系如表4.8所示。觀察低端頻率時，可降低采樣頻率；觀察高端頻率時，可選用較高的采樣頻率。</p><p>　　觸發(fā)模式選擇：KEY5鍵啟動單次觸發(fā)，KEY6鍵啟動連續(xù)觸發(fā)，KEY8停止觸發(fā)。</p><p><b>　　5.2 系統(tǒng)測試</b></p><p>　　測試對象：51單片機(jī)工

108、作頻率為12M，串口以方式1工作，波特率設(shè)置為9600，發(fā)出連續(xù)的數(shù)據(jù)，數(shù)據(jù)為“01010011”。將串口輸出信號經(jīng)51單片機(jī)P3.1引腳，輸入到通道5，通道3輸入一個4096Hz的方波信號，作為參考信號。</p><p>　　測試設(shè)置：觸發(fā)通道設(shè)為通道5，觸發(fā)方式選擇為“3”，即下降沿觸發(fā)，采樣頻率設(shè)為5，對應(yīng)采樣信號頻率，查表為50KHz。觀察到的信號如圖5.1所示。</p><p>

109、　　圖5.1 采樣頻率為50KHz時采樣到的串口數(shù)據(jù)</p><p>　　Fig. 5.1 The sampling frequency of 50KHz sampling to serial data</p><p><b>　　6 總結(jié)及展望</b></p><p><b>　　一、總結(jié)</b></p>

110、;<p>　　1 、電路結(jié)構(gòu)的簡化：在設(shè)計過程中，原計劃采用專用的VGA解碼芯片CH7013B-D，進(jìn)行DA數(shù)據(jù)的轉(zhuǎn)換，以期顯示豐富的顏色。后來考慮系統(tǒng)的功能需要和降低設(shè)計成本的考慮，將顯示接口部分的DA電路，簡化為電阻分壓式。這種改變，節(jié)約了成本，同時也降低了設(shè)計的難度，外圍電路相對較簡潔，制作調(diào)試也比較方便，是一個比較好的方法。</p><p>　　2、明確的設(shè)計思路：首先，在軟件的設(shè)計上采用模