altera可編程器件的開發(fā)軟件max+plusⅱ

1、ALTERA可編程器件的開發(fā)軟件MAX+PLUSⅡ,Altera公司的MAX+PLUSⅡ的全稱是Multiply Array matrix and Programmable Logic User System。MAX+PLUSⅡ支持所有的CPLD和25萬門以內(nèi)的FLEX和ACEX系列FPGA。它集設(shè)計輸入、編譯、仿真、綜合、編程（配置）于一體，帶有豐富的設(shè)計庫，并有詳細(xì)的聯(lián)機(jī)幫助功能，且許多操作（如元件復(fù)制、刪除、拖動和文件操作等）與

2、Windows下的操作方法完全一樣，是一個集成化的、易學(xué)易用的PLD開發(fā)平臺。,用MAX+PLUSⅡ進(jìn)行設(shè)計的一般過程,,設(shè)計輸入 輸入方式有：原理圖、波形圖、VHDL、Verilog HDL、Altera HDL、網(wǎng)表等。MAX+PLUSⅡ支持層次化設(shè)計，可以將下層設(shè)計細(xì)節(jié)抽象成一個符號（Symbol），供上層設(shè)計使用。 MAX+PLUSⅡ提供了豐富的庫資源，以提高設(shè)計的效率。Mf庫提供了74系列器件；Prim提供了基

3、本的邏輯元件；Mega_lpm為參數(shù)化的模塊庫，具有很大的靈活性；Edif為網(wǎng)表模塊庫，其模塊的外觀是抽象的方框，具體電路被封裝了起來。,編譯 編譯包括編譯網(wǎng)表提取器（Compiler Netlist Extractor）、數(shù)據(jù)庫生成器（Database Builder）、邏輯綜合器（Logic Synthesizer）、邏輯劃分器（Partitioner）、適配器（Fitter）、時序仿真網(wǎng)表文件提取器（Timing

4、 SNF Extractor）和編程數(shù)據(jù)匯編器（Assembler）。 編譯網(wǎng)表提取器檢查設(shè)計文件中的錯誤，提取電路網(wǎng)表（電路網(wǎng)表是數(shù)據(jù)化的邏輯電路圖）； 數(shù)據(jù)庫生成器對設(shè)計項目中的各種數(shù)據(jù)文件進(jìn)行庫管理；,邏輯綜合器根據(jù)PLD的結(jié)構(gòu)特點對設(shè)計進(jìn)行優(yōu)化與綜合；邏輯劃分器的作用是當(dāng)設(shè)計比較大、需一片以上PLD才能實現(xiàn)時，將電路劃分到若干PLD中；適配器又稱為布局布線器，將優(yōu)化過的設(shè)計結(jié)果分配到PLD中的邏

5、輯模塊，并確定連接關(guān)系；時序仿真網(wǎng)表文件提取器根據(jù)PLD的延遲特性，將已在PLD中虛擬實現(xiàn)的電路（即已布局布線的電路）的網(wǎng)表及信號延時提取出來，生成時序仿真網(wǎng)表文件；編程數(shù)據(jù)匯編器是編譯的最后環(huán)節(jié)，它將前面的處理結(jié)果轉(zhuǎn)換成用于下載的PLD的編程（配置）數(shù)據(jù)，生成若干數(shù)據(jù)文件。,仿真驗證通過仿真可以檢查設(shè)計中的錯誤和問題。仿真有3種方式：功能模擬、時序模擬和時序分析。功能模擬根據(jù)編譯后生成的電路網(wǎng)表進(jìn)行，只能檢查電路的邏輯功能

6、，無法模擬信號的延時情況。 時序模擬根據(jù)布局布線后提取的電路的時序仿真網(wǎng)表進(jìn)行，可以模擬出信號的傳輸延時，由于這種仿真是在適配后才能進(jìn)行，故又稱作后仿真。時序分析也是根據(jù)時序仿真網(wǎng)表進(jìn)行，但它分析的角度與時序模擬不同，它可以分析出電路中各條路徑的延時、時鐘頻率的上限、以及觸發(fā)器的建立時間和保持時間等。,下載經(jīng)編譯后生成的編程數(shù)據(jù)，可以通過下載電纜直接由PC機(jī)寫入PLD。常用的下載電纜有：連接PC機(jī)并行口（打印

7、口）與PLD的ByteBlaster和連接PC機(jī)串行口（RS232）與PLD的BitBlaster。通過這兩個電纜不僅可以對單個PLD編程，還可以利用JTAG的菊花鏈對多個PLD進(jìn)行編程。,邏輯設(shè)計的輸入方法,MAX+PLUSⅡ所能接受的輸入方式有：原理圖（*.gdf文件）、波形圖(*.wdf文件)、VHDL(*.vhd文件)、Verilog HDL(*.v文件)、Altera HDL(*.tdf文件)、符號圖(*.sym文件)、EDI

8、F網(wǎng)表(*.edf文件)，以及第三方EDA工具OrCAD生成的原理圖(*.sch文件)和Xilinx開發(fā)軟件生成的Xilinx NGD網(wǎng)表格式(*.xnf文件)。EDIF是一種標(biāo)準(zhǔn)的網(wǎng)表格式文件，因此EDIF網(wǎng)表輸入方式可以接受來自許多第三方EDA軟件(Synopsys、Viewlogic、Mentor Graphics等)所生成的設(shè)計輸入。在上述眾多的輸入方式中，最常用的是原理圖、HDL文本和層次化設(shè)計時要用的符號圖。,1． 指定項目

9、名稱 啟動MAX+PLUSⅡ后首先出現(xiàn)的是管理器窗口。開始一項新項目設(shè)計的第一步是為項目指定一個名稱，這樣所有屬于該項目的文件都將以該項目名來命名(擴(kuò)展名不同)。指定項目名的方法如下：（1） 在“File”菜單中選擇Project→Name打開“Project Name”對話框；（2）   選擇適當(dāng)?shù)尿?qū)動器和目錄，然后鍵入項目名；（3）    點擊“OK”。,

10、注意：（1）子目錄和文件名不能用中文！ （2）設(shè)計文件不要直接放在根目錄下！,2． 建立原理圖設(shè)計文件第一步 打開原理圖編輯器（1）在管理器窗口的“File” 菜單中選擇“New”或直接在工具欄上點擊按鈕，打開“New”列表框；（2）選擇“Graphic Editor File”和“.gdf”項；（3）點擊“OK”。此時便會出現(xiàn)一個原理圖編輯窗口。,,第二步 輸入元件和模塊（1）原理圖編輯窗口空

11、白處雙擊鼠標(biāo)左鍵或在“Symbol”菜單中選擇“Enter Symbol”，便打開了“Enter Symbol”對話框；（2） 選擇適當(dāng)?shù)膸旒八璧钠骷K）；（3） 點擊“OK”。 這樣所選元件（模塊）就會出現(xiàn)在編輯窗口中。重復(fù)這一步，選擇需要的所有模塊。相同的模塊可以采用復(fù)制的方法產(chǎn)生。用鼠標(biāo)左鍵選中器件并按住左鍵拖動，可以將模塊放到適當(dāng)?shù)奈恢谩?第三步 放置輸入、輸出引腳

12、輸入、輸出引腳的處理方法與元件一樣。（1）在原理圖編輯窗口空白處雙擊鼠標(biāo)左鍵或在“Symbol”菜單中選擇“Enter Symbol”，便打開了“Enter Symbol”對話框；（2）  在“Symbol Name”框中鍵入input或output；（3）  點擊“OK”。 輸入或輸出引腳便會出現(xiàn)在編輯窗口中。重復(fù)這一步產(chǎn)生所有的輸入和輸出引腳，也可以通過復(fù)制的方法得到所

13、有引腳。 電源和地與輸入、輸出引腳類似，也作為特殊元件，采用上述方法在“Symbol Name”框中鍵入VCC（電源）或GND（地），即可使他們出現(xiàn)在編輯窗口中。,第四步 連線 將電路圖中的兩個端口相連的方法如下（1）將鼠標(biāo)指向一個端口，鼠標(biāo)箭頭會自動變成十字“+”；（2） 一直按住鼠標(biāo)左鍵拖至另一端口；（3）放開左鍵,則會在兩個端口間產(chǎn)生一根連線。 連線時若需要轉(zhuǎn)彎，則

14、在轉(zhuǎn)折處松一下左鍵，再按住繼續(xù)移動。 連線的粗細(xì)通過點鼠標(biāo)右鍵彈出菜單中的“Line Style”來選擇，粗線代表總線。,第五步 輸入/輸出引腳和內(nèi)部連線命名 輸入/輸出引腳命名的方法是在引腳的“PIN-NAME”位置雙擊鼠標(biāo)左鍵，然后鍵入信號名。內(nèi)部連線的命名方法是：選中連線，然后鍵入信號名?？偩€的信號名一般用X[n-1..0]表示，其中的單個信號名為Xn-1、Xn-2、…、X0。第六步 保存文件

15、 在“File”菜單中選擇“Save As”（若該文件已有，則選“Save”）或在工具欄點擊按鈕，如是第一次保存，需輸入文件名。,第七步 建立一個默認(rèn)的符號文件 在層次化設(shè)計中，如果當(dāng)前編輯的文件不是頂層文件，則往往需要為其產(chǎn)生一個符號，將其打包成一個模塊，以便在上層電路設(shè)計時加以引用。建立符號文件的方法是，在“File”菜單中選擇“Create Default Symbol”項即可。,3. 建立HD

16、L設(shè)計文件第一步 打開文本編輯器（1）管理器窗口的“File” 菜單中選擇“New”或直接在工具欄上點擊按鈕，打開“New”列表框；（2） 選擇“Text Editor File” ；（3） 點擊“OK”。此時便會出現(xiàn)一個文本編輯窗口。,第二步 選擇HDL種類 在“File”菜單中選擇“Save As”或在工具欄點擊按鈕，打開“Save As”對話框，鍵入文件名并選擇文件擴(kuò)展名，MAX+

17、PLUSⅡ支持3種HDL：VHDL、Verilog HDL和Altera HDL，對應(yīng)的擴(kuò)展名依次為vhd、v和tdf。這一步也可以等到HDL源碼輸入完以后再做，但先確定HDL種類可以在鍵入HDL源碼時自動檢查并顯示其中的語法錯誤。第三步 輸入HDL源碼第四步 保存文件 在“File”菜單中選擇“Save”或在工具欄點擊按鈕，保存輸入的HDL源碼。,第五步 建立一個默認(rèn)的符號文件 與由原理圖生成符

18、號文件的方法一樣。但HDL文本必須經(jīng)過編譯才能生成符號文件。且編譯時自動生成符號文件。,LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL;ENTITY COUNTER2 ISPORT(CLK, CR:IN STD_LOGIC;OC:OUT STD_LOGIC; Q:OUT INTEGER RANGE 0 TO 9);END COUNTER2;ARCHITECTUR

19、E BEHAVIOR OF COUNTER2 ISBEGIN PROCESS(CLK)VARIABLE COUNT:INTEGER RANGE 0 TO 9;,BEGINIF CLK'EVENT AND CLK='1' THEN IF CR='1' THENIF COUNT=9 THEN COUNT

20、:=0; ELSE COUNT:=COUNT+1; END IF; END IF;END IF;OC<=‘1’WHEN COUNT=9 ELSE ‘0’;Q<=COUNT; END PROCESS;END BEHAVIOR;,4. 層次化設(shè)計若設(shè)計項目較大，無法用一個文件把電路的設(shè)計細(xì)節(jié)全部描述出來的話，就必須采用層次化的設(shè)計方法。HDL不僅可以在不同的層次上對設(shè)計進(jìn)

21、行描述，而且還可以方便的描述模塊間的嵌套關(guān)系（通過元件引用）。但在原理圖輸入方式和原理圖與HDL混合輸入方式下進(jìn)行層次化設(shè)計就必須借助符號（Symbol）來描述嵌套關(guān)系。對于層次化設(shè)計可以以樹狀形式顯示其嵌套情況，方法是在“MAX+PLUSⅡ”菜單中選“Hierarchy Display”選項。,編譯網(wǎng)表提取,MAX+PLUSⅡ的編譯器包括兩大功能：編譯和設(shè)計實現(xiàn)。編譯的作用是檢查設(shè)計輸入中有無描述性錯誤，若無描述性錯誤，則提取出電

22、路網(wǎng)表（Netlist）；若有描述性錯誤，則給出出錯信息（包括出錯位置、錯誤性質(zhì)），并有聯(lián)機(jī)幫助功能幫助用戶改正錯誤。運(yùn)行編譯器的方法是，在“MAX+PLUSⅡ”菜單中選“Compiler”選項或直接在工具欄中點擊按鈕。啟動編譯器后首先進(jìn)行“編譯與電路網(wǎng)表提取”工作。做完這一工作后編譯器便停下來等待用戶的指示。如果編譯中未發(fā)現(xiàn)錯誤，則可以接著做“設(shè)計實現(xiàn)”的工作。,設(shè)計實現(xiàn)包括數(shù)據(jù)庫生成器（Database Builder）、邏

23、輯綜合器（Logic Synthesizer）、邏輯劃分器（Partitioner）、適配器（Fitter）、時序仿真網(wǎng)表文件提取器（Timing SNF Extractor）和編程數(shù)據(jù)匯編器（Assembler）等步驟。在進(jìn)行“設(shè)計實現(xiàn)”前，需要設(shè)置一些選項，這一工作也可以在做“編譯”前就做好，那么“編譯”和“設(shè)計實現(xiàn)”就可以連在一起進(jìn)行。,1． 選項設(shè)置 編譯器有很多選項設(shè)置，但并不是每一項都需要用戶去設(shè)置，有些

24、設(shè)置編譯器可自動選擇（如器件選擇、引腳分配等），而其他的設(shè)置往往有默認(rèn)值。（1）  器件選擇 在“Assign”菜單中選“Device”項，然后選擇器件的系列和型號，型號可設(shè)為“Auto”，編譯器自動選擇。 如果不選擇器件的系列和型號，編譯器會自動選擇。,(2) 器件引腳分配 引腳分配有多種方法：l 在“Assign”菜單中選“Pin/Location/Chip”項，然后鍵入輸入

25、或輸出信號名和引腳號。l  在原理圖編輯窗口中，選中某個輸入或輸出信號，按鼠標(biāo)右鍵，在彈出菜單中選“Pin/Location/Chip”，然后選引腳號。l   在底層編輯窗口中分配引腳l  由編譯器自動分配。若未選擇具體的器件系列和型號，則只能采用這種方法。,2．運(yùn)行“設(shè)計實現(xiàn)” 按上述方法做好必要的設(shè)置后，在編譯器窗口中按“Start”就可以連續(xù)執(zhí)行后續(xù)

26、的設(shè)計步驟，產(chǎn)生的數(shù)據(jù)文件的擴(kuò)展名會出現(xiàn)在各個執(zhí)行框的下方。,仿真驗證,仿真分功能仿真和時序仿真兩種，兩種仿真的做法是一樣的，由編譯時生成的仿真網(wǎng)表文件類型決定仿真的類型。 仿真過程分三步。首先要建立波形文件，確定需要觀察的信號，設(shè)計輸入波形，設(shè)定一些時間和顯示參數(shù)。其次才是運(yùn)行仿真程序。最后是根據(jù)仿真結(jié)果（波形）分析電路功能正確與否。,1． 建立波形文件第一步 打開原理圖編輯器（1） 在管理器窗口的“F

27、ile” 菜單中選擇“New”或直接在工具欄上點擊按鈕，打開“New”列表框；（2）選擇“Waveform Editor File”和“.scf”項，按“OK”。此時便會出現(xiàn)一個波形圖編輯窗口。第二步 設(shè)定時間參數(shù)（1）  從“File”菜單中選擇“End Time”項，鍵入仿真結(jié)束時間，按“OK”；（2） 在“Options”菜單中選擇“Grid Time”項，鍵入時間顯示網(wǎng)格間距，按“OK”

28、。,第三步 確定需觀察的信號（1）在“Node”菜單中或在波形圖編輯窗口空白處單擊鼠標(biāo)右鍵選擇“Enter Nodes From SNF”（SNF指仿真網(wǎng)表文件）項，打開“Enter Nodes From SNF”對話框；（2）在“Type”框中選擇信號類別，最常用的是“Input”和“Output”（輸入、輸出），（3）點“List”按鈕，將所選類別的所有信號均列于“Available Nodes & Groups”框

29、；（4）從“Available Nodes & Groups”框中選擇信號，然后按“=>”箭頭，使所選信號名進(jìn)入“Selected Nodes & Groups”框；（5） 選擇“OK”，所選信號將出現(xiàn)在波形圖編輯窗口中；（6）根據(jù)需要編輯輸入波形；編輯窗口左側(cè)一列按鈕非常有用（7）在“File”菜單中選擇“Save As”（若該文件已有，則選“Save”）或在工具欄點擊按鈕，如是第一次保存，需輸入

30、文件名。,第二步 運(yùn)行仿真程序（1）在“MAX+PLUSⅡ”菜單中選“Simulator”選項或直接在工具欄中點擊按鈕，出現(xiàn)仿真對話框；（2） 按“Start”開始仿真；（3）仿真結(jié)果后，按“Open SCF”，在波形編輯窗口中將顯示出仿真結(jié)果（波形）。第三步 仿真結(jié)果分析（由用戶人工進(jìn)行）,底層圖編輯,通過底層圖編輯器可以觀察和控制底層（物理）設(shè)計的細(xì)節(jié)。細(xì)節(jié)包括兩個內(nèi)容：引腳分配和邏輯單元分配。打開底層圖編輯器

31、的方法是， 在“MAX+PLUSⅡ”菜單中選“Floorplan Editor”選項或直接在工具欄中點擊按鈕。,1． 器件外觀視圖 在底層圖編輯界面下，從“Layout”菜單中選擇“Device View”就可以顯示出器件的所有引腳及其功能。 如果在“Layout”菜單中選擇“Last Compilation Floorplan”或點擊底層圖編輯窗口左側(cè)的相應(yīng)按紐，則顯示最新一次經(jīng)過編譯的引腳分配情況。已分配（

32、使用）過的引腳呈彩色，未分配（使用）過的引腳呈白色。 如果在“Layout”菜單中選擇“Current Assignments Floorplan”或點擊底層圖編輯窗口左側(cè)的相應(yīng)按紐，就可以重新進(jìn)行引腳分配。但是，重新分配的結(jié)果必須經(jīng)過編譯才能生效。,2．器件內(nèi)部視圖 在底層圖編輯界面下，從“Layout”菜單中選擇“LAB View”就可以顯示出器件的所有邏輯單元和引腳。 如果在“Layout”菜單中

33、選擇“Last Compilation Floorplan”或點擊底層圖編輯窗口左側(cè)的相應(yīng)按紐，則顯示最新一次經(jīng)過編譯的邏輯單元和引腳分配情況。已分配（使用）過的單元及引腳呈彩色，未分配（使用）過的單元及引腳呈白色。 如果在“Layout”菜單中選擇“Current Assignments Floorplan”或點擊底層圖編輯窗口左側(cè)的相應(yīng)按紐，就可以對邏輯單元和引腳進(jìn)行重新分配。但是，重新分配的結(jié)果必須經(jīng)過編譯才能生效。,

34、下 載,經(jīng)過編譯和設(shè)計實現(xiàn)后會生成3個不同用途的編程文件：*.POF、*.SOF、*.JED。 *.POF文件用于Classic與MAX系列CPLD的編程。 *.SOF文件用于對FLEX系列FPGA進(jìn)行直接配置（被動配置）。,第一步 打開編程窗口 在“MAX+PLUSⅡ”菜單中選“Programmer”選項或直接在工具欄中點擊按鈕。第二步 硬件連接（1）在編程界面下，從“Options”菜單中選擇“Ha

35、rdware Setup”；（2）在“Hardware Setup”對話框中選擇“ByteBlaster”或“BitBlaster”。（3）  用下載電纜將PC機(jī)并口（若選“ByteBlaster”）或串口（若選“BitBlaster”）與電路板上的PLD連接起來（通過接插件）。請注意：這一步工作最好在關(guān)斷PC機(jī)和電路板電源的情況下進(jìn)行，可以在開機(jī)前預(yù)先接好。,第三步 選擇編程文件 缺省情況下，編程文件已根據(jù)

36、當(dāng)前項目名選好，并顯示在編程窗口的右上角。如果發(fā)現(xiàn)文件名不對，可在“File”菜單中點“Select Programming File”項進(jìn)行選擇。第四步 下載 在編程窗口中按“Program”（對CPLD或配置用EPROM，此時文件為*.POF）或 “Configure”（對FPGA，此時文件為 *.SOF）。,以上對MAX+PLUSⅡ的使用方法做了簡要的介紹，更多更詳盡的使用細(xì)節(jié)可查閱MAX+PLUSⅡ使用手冊或“聯(lián)機(jī)幫助”。